JESD204是一種連接數(shù)據(jù)轉換器（ADC和DAC）和邏輯器件的高速串行接口，該標準的 B 修訂版支持高達 12.5 Gbps串行數(shù)據(jù)速率（目前C修訂版已經發(fā)布，即JESD204C），并可確保 JESD204 鏈路具有可重復的確定性延遲。隨著高速ADC跨入GSPS范圍，與FPGA（定制ASIC）進行數(shù)據(jù)傳輸?shù)氖走x接口協(xié)議是JESD204B。

JESD204B的物理層是基于SerDes的，所以JESD204B理所當然的繼承了SerDes的優(yōu)點，即：

·更小的封裝尺寸與更低的封裝成本

·簡化的PCB 布局與布線

·高靈活布局

·擴展能力強：該接口能夠自適應不同數(shù)據(jù)轉換器分辨率

·隨著通信速率逐漸提高，特別是板內各個器件進行高速數(shù)據(jù)交換，從并口，串行LVDS逐漸演化到SERDES的接口。與串行LVDS最大的一個區(qū)別就是，SERDES并不需要單獨的時鐘線，而是在數(shù)據(jù)中把時鐘打在一起，在接收端通過CDR技術恢復時鐘，再利用恢復時鐘對于數(shù)據(jù)進行重采樣，再把串行數(shù)據(jù)轉換成并行數(shù)據(jù)。對于SERDES物理層就需要有8B/10B 或者更高效率的63/64B的編碼用于傳輸時鐘的用途。當然這種編碼特降低了傳輸?shù)臄?shù)據(jù)的效率。

·同時 SERDES由于速度高，所以在鏈路上需要發(fā)射端的加重，和接收端的均衡，以保證信號傳輸?shù)耐暾?。在實際測試中，可以使用示波器的眼圖的方式，對于信號的完整性進行測量。目前在元器件內，也有類似眼圖觀測工具來判定鏈路參數(shù)。

·由于SERDES 的速率高，給SERDES提供參考時鐘也需要具有絕對低的JITTER, JITTER比較大參考時鐘會進一步惡化眼圖，降低通信速率和誤碼率。

·JESD204 是近些年用于高速轉換器 ADC, DAC對 FPGA或者AISC的專用接口。它是在傳統(tǒng)的SERDES物理層基礎上，開發(fā)網絡層的幀結構和同步方式，從而可以實現(xiàn)多個LANE或者多個器件同步的數(shù)據(jù)傳輸。最早期的JESD204A的標準，不支持多片器件的同步。后面逐漸被JESD204B代替，或者JESD204 本身就是JESD204B SUBCLASS0的模式。JESD204B 接口除了SERDES數(shù)據(jù)鏈之外，還需要輔助的SYSREF信號和SYNCB信號來完成外同步，從而實現(xiàn)收發(fā)端的握手和多個器件的數(shù)據(jù)同步。 所以參考時鐘，SYSREF信號的同步性直接決定了整個系統(tǒng)同步特性。

·在JESD204B的電路設計中，經常會被問到關于器件連線等長的要求，由于JESD204B 的物理層通過一個FIFO來緩沖數(shù)據(jù)，然后利用SYSERF產生LFMC的幀同步信號，所以本身SERDES 的 DATA 線之間等長并不關鍵，主要不超F(xiàn)IFO長度就不會出錯。經驗值200mil的范圍沒有問題。那么最關鍵就是SYEREF和DEVICE CLOCLK。 產生LFMC的幀同步信號實際上并不是SYSREF信號邊沿本身，而是DEVCIE CLOCK 采集SYSREF從0到1變化的，DEVICE的上升沿，也就是說主要 多個器件之間，采集到的SYSREF變化的時鐘對其，及時多個sysref的邊沿沒有嚴格對其也關系不大。所以對于SYSREF要求等長也不是很嚴格，按照 100mil等長即可，另外推薦SYSREF可以調節(jié)，可以靈活調節(jié)滿足DEVICE CLOCK的建立和保持時間。DEVICE CLOCK 對于多片同步至關重要，這個等長之間關聯(lián)到系統(tǒng)同步的精度。而對于一個芯片的DATA, SYSREF和 CLOCK 三種信號之間并不需要等長關系的限制。

·隨著器件采樣率變高，JESD204B的標準只能支持16Gps的水平，如果需要支持到JESD204C的標準，才能支持25Gps的水平。一是帶JESD204C的FPGA價格昂貴，而且在IP授權等方面，JESD204C也更加嚴格。JESD204B 很多 轉換器廠商都提供開源的IP核給到用戶，目前使用已經非常的普遍。

審核編輯：劉清