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隨著新設計采用具有更高速SerDes的FPGA，SoC，ASIC和CPU，了解參考時序?qū)φw系統(tǒng)性能的影響顯得越來越重要。Silicon Labs（亦稱“芯科科技”）將于10月12日舉辦在線研討會，主題為：“在網(wǎng)絡和數(shù)據(jù)中心應用中優(yōu)化10/25/40/56 Gb/s SerDes性能的5種時鐘樹設計技術(shù)”，將能助您掌握時鐘設計與應用要點，進一步提升數(shù)據(jù)中心的性能。

請加入我們2017年10月12日星期四早上10:00舉行約達一小時的線上研討會，我們將在活動最後的問與答直播時段回答您的問題。請點擊“閱讀原文”即刻進行報名！

時鐘在線研討會詳細信息

主題：在網(wǎng)絡和數(shù)據(jù)中心應用中優(yōu)化10/25/40/56 Gb/s SerDes性能的5種時鐘樹設計技術(shù)

日期：2017年10月12日(星期四)

時間：香港時間10:00點鐘

時長：1小時

主講人：Silicon Labs時鐘產(chǎn)品應用工程經(jīng)理莫凌宇

內(nèi)容摘要：此次網(wǎng)絡研討會將討論關(guān)于10G/25G/40G/56G設計方面的時序要求，解釋何時使用時鐘與振蕩器，并針對降低信號完整的系統(tǒng)性因素，檢視如何估算抖動和/或相位噪聲容限來選擇最佳時序解決方案。同時還會介紹如何使用常見的測試設備和軟件工具來簡化設計的過程，以提供實用的準則來克服常見的時序設計挑戰(zhàn)。

報名鏈接：https://event.on24.com/eventRegistration/EventLobbyServlet?target=reg20.jsp&partnerref=web&eventid=1449547&sessionid=1&key=0E5D3E6D029B95FBE4D2E02428F68ED2®Tag=130030&sourcepage=register

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原文標題：10/12在線研討會：優(yōu)化數(shù)據(jù)中心性能的5種時鐘樹設計

文章出處：【微信號：SiliconLabs，微信公眾號：Silicon Labs】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

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