在芯片制造過(guò)程中，測(cè)試是非常重要的一環(huán)，它確保了芯片的性能和質(zhì)量。芯片測(cè)試涉及到許多專業(yè)術(shù)語(yǔ)這其中，CP（Chip Probing），F(xiàn)T（Final Test），WAT（Wafer Acceptance Test）是三個(gè)至關(guān)重要的測(cè)試流程，要深入理解半導(dǎo)體制造的全過(guò)程，我就必須清楚這三個(gè)測(cè)試流程的特點(diǎn)與區(qū)別。

1. CP（Circuit Probing）測(cè)試

CP測(cè)試是一種在芯片制造過(guò)程中的早期階段進(jìn)行的測(cè)試，主要目的是檢測(cè)芯片上的缺陷和故障。在CP測(cè)試中，探針卡被用來(lái)接觸芯片上的每個(gè)接觸點(diǎn)，以測(cè)量其電氣性能。通過(guò)CP測(cè)試，制造商可以確定哪些芯片是合格的，哪些需要進(jìn)行進(jìn)一步的處理或改進(jìn)。CP測(cè)試是確保芯片質(zhì)量的關(guān)鍵步驟之一，因?yàn)樗梢栽谥圃爝^(guò)程的早期階段發(fā)現(xiàn)和修復(fù)問(wèn)題，避免了后續(xù)工序中的浪費(fèi)和損失。

2. FT（Function Test）測(cè)試

FT測(cè)試是一種全面的測(cè)試，旨在驗(yàn)證芯片是否按照設(shè)計(jì)要求正常工作。FT測(cè)試通常在封裝后的芯片上進(jìn)行，使用自動(dòng)測(cè)試設(shè)備和測(cè)試程序來(lái)驗(yàn)證芯片的功能和性能。FT測(cè)試可以檢測(cè)到芯片的邏輯錯(cuò)誤、時(shí)序問(wèn)題、電源噪聲和其他潛在的缺陷。通過(guò)FT測(cè)試，制造商可以確保芯片符合設(shè)計(jì)規(guī)格和性能要求，并將合格的芯片交付給最終用戶。

3. WAT（Wafer Acceptance Test）測(cè)試

WAT測(cè)試是在制造過(guò)程的最后階段進(jìn)行的測(cè)試，目的是確認(rèn)所有工藝步驟都已正確執(zhí)行，并且芯片可以正常工作。WAT測(cè)試通常在晶圓級(jí)別上進(jìn)行，使用自動(dòng)測(cè)試設(shè)備來(lái)檢查每個(gè)芯片的電氣性能和可靠性。通過(guò)WAT測(cè)試，制造商可以確保晶圓的所有芯片都是合格的，并可以繼續(xù)進(jìn)行封裝和最終測(cè)試。WAT測(cè)試是保證晶圓質(zhì)量和一致性的重要手段，有助于降低生產(chǎn)成本和減少不良品的數(shù)量。

以上是芯片測(cè)試中常用的三個(gè)術(shù)語(yǔ)及解釋，它們?cè)谛酒圃爝^(guò)程中起著至關(guān)重要的作用。通過(guò)這些測(cè)試，制造商可以確保每個(gè)芯片都符合設(shè)計(jì)要求和性能標(biāo)準(zhǔn)，從而提高產(chǎn)品的可靠性和質(zhì)量。隨著技術(shù)的不斷進(jìn)步和芯片制造工藝的不斷發(fā)展，相信未來(lái)還會(huì)出現(xiàn)更多的專業(yè)術(shù)語(yǔ)和技術(shù)名詞，需要我們不斷學(xué)習(xí)和了解。

簡(jiǎn)單通俗一點(diǎn)來(lái)說(shuō)，CP是把壞的Die挑出來(lái)，可以減少封裝和測(cè)試的成本。可以更直接的知道Wafer 的良率。FT是把壞的chip挑出來(lái)；檢驗(yàn)封裝的良率。

現(xiàn)在對(duì)于一般的wafer工藝，很多公司多把CP給省了；減少成本。

CP對(duì)整片Wafer的每個(gè)Die來(lái)測(cè)試，而FT則對(duì)封裝好的Chip來(lái)測(cè)試。CP Pass 才會(huì)去封裝。然后FT，確保封裝后也Pass。

WAT是Wafer AcceptanceTest，對(duì)專門的測(cè)試圖形（test key）的測(cè)試，通過(guò)電參數(shù)來(lái)監(jiān)控各步工藝是否正常和穩(wěn)定；

CP是wafer level的chip probing，是整個(gè)wafer工藝，包括backgrinding和backmetal（if need），對(duì)一些基本器件參數(shù)的測(cè)試，如vt（閾值電壓），Rdson（導(dǎo)通電阻），BVdss（源漏擊穿電壓），Igss（柵源漏電流），Idss（漏源漏電流）等，一般測(cè)試機(jī)臺(tái)的電壓和功率不會(huì)很高；

FT是packaged chip level的Final Test，主要是對(duì)于這個(gè)（CPpassed）IC或Device芯片應(yīng)用方面的測(cè)試，有些甚至是待機(jī)測(cè)試；

Pass FP還不夠，還需要做process qual 和product qual，CP測(cè)試對(duì)Memory來(lái)說(shuō)還有一個(gè)非常重要的作用，那就是通過(guò)MRA計(jì)算出chip level 的Repair address，通過(guò)Laser Repair將CP測(cè)試中的Repairable die 修補(bǔ)回來(lái)，這樣保證了yield和reliability兩方面的提升。

CP是對(duì)wafer進(jìn)行測(cè)試，檢查fab廠制造的工藝水平，F(xiàn)T是對(duì)package進(jìn)行測(cè)試，檢查封裝廠制造的工藝水平。

對(duì)于測(cè)試項(xiàng)來(lái)說(shuō)，有些測(cè)試項(xiàng)在CP時(shí)會(huì)進(jìn)行測(cè)試，在FT時(shí)就不用再次進(jìn)行測(cè)試了，節(jié)省了FT測(cè)試時(shí)間；但是有些測(cè)試項(xiàng)必須在FT時(shí)才進(jìn)行測(cè)試（不同的設(shè)計(jì)公司會(huì)有不同的要求）

一般來(lái)說(shuō)，CP測(cè)試的項(xiàng)目比較多，比較全；FT測(cè)的項(xiàng)目比較少，但都是關(guān)鍵項(xiàng)目，條件嚴(yán)格。但也有很多公司只做FT不做CP（如果FT和封裝yield高的話，CP就失去意義了）。

在測(cè)試方面，CP比較難的是探針卡的制作，并行測(cè)試的干擾問(wèn)題。FT相對(duì)來(lái)說(shuō)簡(jiǎn)單一點(diǎn)。還有一點(diǎn)，memory測(cè)試的CP會(huì)更難，因?yàn)橐鰎edundancy analysis，寫程序很麻煩。

CP在整個(gè)制程中算是半成品測(cè)試，目的有2個(gè)，1個(gè)是監(jiān)控前道工藝良率，另一個(gè)是降低后道成本（避免封裝過(guò)多的壞芯片），其能夠測(cè)試的項(xiàng)比FT要少些。最簡(jiǎn)單的一個(gè)例子，碰到大電流測(cè)試項(xiàng)CP肯定是不測(cè)的（探針容許的電流有限），這項(xiàng)只能在封裝后的FT測(cè)。不過(guò)許多項(xiàng)CP測(cè)試后FT的時(shí)候就可以免掉不測(cè)了（可以提高效率），所以有時(shí)會(huì)覺(jué)得FT的測(cè)試項(xiàng)比CP少很多。

應(yīng)該說(shuō)WAT的測(cè)試項(xiàng)和CP/FT是不同的。CP不是制造（FAB）測(cè)的！

而CP的項(xiàng)目是從屬于FT的（也就是說(shuō)CP測(cè)的只會(huì)比FT少），項(xiàng)目完全一樣的；不同的是卡的SPEC而已；因?yàn)榉庋b都會(huì)導(dǎo)致參數(shù)漂移，所以CP測(cè)試SPEC收的要比FT更緊以確保最終成品FT良率。還有相當(dāng)多的DH把wafer做成幾個(gè)系列通用的die，在CP是通過(guò)trimming來(lái)定向確定做成其系列中的某一款，這是解決相似電路節(jié)省光刻版的最佳方案；所以除非你公司的wafer封裝成device是唯一的，且WAT良率在99%左右，才會(huì)盲封的。

WAT：wafer level 的管芯或結(jié)構(gòu)測(cè)試

CP：wafer level 的電路測(cè)試含功能

FT：device level 的電路測(cè)試含功能

CP=chip probing

FT=Final Test

CP 一般是在測(cè)試晶圓，封裝之前看，封裝后都要FT的。不過(guò)bumpwafer是在裝上錫球，probing后就沒(méi)有FT

FT是在封裝之后，也叫“終測(cè)”。意思是說(shuō)測(cè)試完這道就直接賣去做application。

CP用prober，probe card。FT是handler，socket

CP比較常見(jiàn)的是roomtemperature=25度，F(xiàn)T可能一般就是75或90度

CP沒(méi)有QA buy-off（質(zhì)量認(rèn)證、驗(yàn)收），F(xiàn)T有CP兩方面：監(jiān)控工藝，覺(jué)得probe實(shí)際屬于FAB范疇。

控制成本。Financial fate。我們知道FT封裝和測(cè)試成本是芯片成本中比較大的一部分，所以把次品在probe中reject掉或者修復(fù)，最有利于控制成本。

FT:終測(cè)通常是測(cè)試項(xiàng)最多的測(cè)試了，有些還要求3溫測(cè)試，成本也最大。

至于測(cè)試項(xiàng)，如果測(cè)試時(shí)間很長(zhǎng)，CP和FT如果都可以測(cè)，像trim項(xiàng)，加在probe能顯著降低時(shí)間成本，需要看客戶要求。關(guān)于大電流測(cè)試，F(xiàn)T較多。

有些PAD會(huì)封裝到device內(nèi)部，在FT是看不到的，所以有些測(cè)試項(xiàng)只能在CP直接測(cè)，像功率管的GATE端漏電流測(cè)試Igss CP測(cè)試主要是挑壞die，修補(bǔ)die，然后保證die在基本的spec內(nèi)，functionwell。

FT測(cè)試主要是package完成后，保證die在嚴(yán)格的spec內(nèi)能夠function。

CP的難點(diǎn)在于，如何在最短的時(shí)間內(nèi)挑出壞die，修補(bǔ)die。

FT的難點(diǎn)在于，如何在最短的時(shí)間內(nèi)，保證出廠的Unit能夠完成全部的Function。

總的來(lái)說(shuō)，CP、FT、WAT三種測(cè)試方法分別關(guān)注芯片制造的不同階段和方面。CP重點(diǎn)在于晶圓層面篩選出功能不良的芯片；FT則確保封裝后的芯片完全符合設(shè)計(jì)標(biāo)準(zhǔn)；而WAT則貫穿整個(gè)生產(chǎn)過(guò)程，著眼于晶圓本身的質(zhì)量控制。

通過(guò)這三種測(cè)試的結(jié)合應(yīng)用，能大大提升芯片的整體質(zhì)量，降低生產(chǎn)成本，確保半導(dǎo)體產(chǎn)品的可靠性和穩(wěn)定性。在快速發(fā)展的半導(dǎo)體行業(yè)中，有效的測(cè)試流程是保持競(jìng)爭(zhēng)力的關(guān)鍵因素之一。