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Vitis 簡介

AMD Vitis 工具套件包含多種設(shè)計(jì)技術(shù)，用于開發(fā)以 AMD 器件（例如，AMD Versal 自適應(yīng) SoC 器件、AMD Zynq MPSoC 和 AMD Alveo 數(shù)據(jù)中心加速器卡）為目標(biāo)的異構(gòu)嵌入式應(yīng)用。

Vitis 工具包括：

C++ 編譯器、庫和本征函數(shù)，適用于 AI 引擎和可編程邏輯（ PL ）

適用于 Arm 和 MicroBlaze CPU 的傳統(tǒng)工具鏈和庫

圖形化集成設(shè)計(jì)環(huán)境（ IDE ）

系統(tǒng)連接器，用于配置復(fù)雜的器件子系統(tǒng)，如 AI 引擎、NoC 和 Control & Integrated Processing system（ CIPS ），并將其與高性能多速率系統(tǒng)中的 PL 模塊與內(nèi)核相集成

調(diào)試器和硬件/軟件檢測自動(dòng)化，有助于定位和解決嵌入式系統(tǒng)中的性能瓶頸和問題

跨 PL（ HDL ）、AI 引擎（ System-C ）和 CPU（ QEMU ）無縫編譯、鏈接和運(yùn)行異構(gòu)仿真

程序分析器，用于剖析和可視化仿真中和目標(biāo)上的硬件/軟件性能

Xilinx Runtime（ XRT ）提供 Linux 用戶空間 API，用于運(yùn)行時(shí)鏡像加載、存儲(chǔ)器管理與內(nèi)核控制

開發(fā)平臺(tái)，提供開箱即用的沙箱，用于 AI 引擎開發(fā)、PL+AI 引擎子系統(tǒng)開發(fā)以及嵌入式系統(tǒng)應(yīng)用引導(dǎo)

硬件優(yōu)化的庫，用于 DSP、視覺和圖像處理、線性代數(shù)和諸多其他應(yīng)用域

Vitis 工具套件是基于 AMD Vivado Design Suite 構(gòu)建的，支持硬件和軟件的 C/C++ 編程、靈活且可縮放的系統(tǒng)連接規(guī)格用于促進(jìn)自上而下、中間向外和自下而上的設(shè)計(jì)迭代、RTL 模塊集成、清晰的底層 Vivado 硬件工具流程自動(dòng)化和交接。

Vitis 關(guān)鍵概念

本主題介紹的關(guān)鍵概念有助于您了解和使用 AMD Vitis 工具來開展嵌入式系統(tǒng)設(shè)計(jì)。這些工具支持通過以下方式完成各種開發(fā)流程：使用腳本編制執(zhí)行開發(fā)或者通過 Vitis IDE 進(jìn)行交互式設(shè)計(jì)輸入來執(zhí)行開發(fā)。所有開發(fā)流程均以相同結(jié)果為目標(biāo)，但設(shè)計(jì)師的技能等級和工程要求可能會(huì)影響特定流程類型的傾向性。下表描述了這些步驟。

表 1：概念性設(shè)計(jì)步驟

步驟	注釋
選擇器件	聲明為部件或開發(fā)板
設(shè)置基本的硬件基礎(chǔ)架構(gòu)	這即所謂通過 AMD Vivado 創(chuàng)建的硬件平臺(tái)。有效的硬件平臺(tái)由 Vivado IP integrator 組件（例如，CIPS、NoC ）和至少一個(gè)時(shí)鐘（含關(guān)聯(lián)復(fù)位）組成。（可選）除了時(shí)鐘域、復(fù)位和定制 RTL IP 外，還可添加 AI 引擎、NoC DDRMC、AXI SmartConnect 和 AXI Interrupt Controller。在塊設(shè)計(jì)內(nèi)的單元和端口上將包含 PFM 屬性，這些單元和端口用于為內(nèi)核控制定義潛在的連接點(diǎn)、訪問 DDR 和其他存儲(chǔ)器、串流輸入/輸出、時(shí)鐘、復(fù)位及中斷。此初始設(shè)計(jì)會(huì)作為可擴(kuò)展硬件平臺(tái)導(dǎo)出到 Vitis。
添加處理元件	這即所謂的 Vitis 組件，包括 PL 內(nèi)核與 AI 引擎計(jì)算圖。注釋：這些組件先獨(dú)立完成開發(fā)和驗(yàn)證，然后再添加。組件開發(fā)不在本文檔的探討范圍內(nèi)。
實(shí)現(xiàn)硬件	在 Vitis 術(shù)語中，這是指編譯和鏈接硬件系統(tǒng)的進(jìn)程。Vitis 實(shí)現(xiàn)步驟會(huì)利用 Vivado 來進(jìn)行 PL 綜合與布局布線。
添加軟件應(yīng)用	在處理器（如，APU、RPU 和 MicroBlaze ）上運(yùn)行的控制應(yīng)用和/或處理應(yīng)用。
封裝軟件和硬件	將可加載的對象與可執(zhí)行應(yīng)用組合為二進(jìn)制可交付物（如，SD 卡、QSPI 閃存等）的進(jìn)程。
在目標(biāo)上部署并運(yùn)行	此步驟包括加載二進(jìn)制可交付物并在硬件上運(yùn)行或者在硬件仿真中運(yùn)行。Vitis 實(shí)現(xiàn)步驟會(huì)利用 Vivado 來進(jìn)行 PL 綜合與布局布線。

下圖演示了設(shè)計(jì)嵌入式系統(tǒng)并將其與 AMD 工具集成的概念性流程。

圖 1：Vitis 概念性設(shè)計(jì)流程

Vitis 工具支持多種不同的設(shè)計(jì)流程，如第 3 章：Vitis 流程和構(gòu)建環(huán)境所述。以下章節(jié)著重講解了用于創(chuàng)建和集成這些不同組件的各種工具和技巧。

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