FPGA即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。本文主要介紹的是FPGA開發(fā)流程及VHDL基本語法，具體的跟隨小編來了解一下。

FPGA開發(fā)流程詳解

1） 系統(tǒng)功能設(shè)計

在系統(tǒng)設(shè)計之前，首先要進行的是方案論證、系統(tǒng)設(shè)計和FPGA芯片選擇等準(zhǔn)備工作。

一般都采用自頂向下的設(shè)計方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元。

2） RTL級HDL設(shè)計

RTL級（Register Transfer Level，寄存器傳輸級）指不關(guān)注寄存器和組合邏輯的細(xì)節(jié)（如使用了多少個邏輯門、邏輯門的連接拓?fù)浣Y(jié)構(gòu)等），通過描述數(shù)據(jù)在寄存器之間的流動和如何處理、控制這些數(shù)據(jù)流動的模型的HDL設(shè)計方法。

RTL級比門級更抽象，同時也更簡單和高效。RTL級的最大特點是可以直接用綜合工具將其綜合成為門級網(wǎng)表，其中RTL級設(shè)計直接決定著系統(tǒng)的功能和效率。

3） RTL級仿真

也稱為功能（行為）仿真，或是綜合前仿真，是在編譯之前對用戶所設(shè)計的電路進行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進行檢測。

仿真前，要先利用波形編輯器和HDL等建立波形文件和測試向量（即將所關(guān)心的輸入信號組合成序列），仿真結(jié)果將會生成報告文件和輸出信號波形，從中觀察各個節(jié)點信號的變化。雖然仿真是非必需步驟，但卻是系統(tǒng)設(shè)計中最關(guān)鍵的一步。為了提高功能仿真的效率，需要建立測試平臺testbench，其測試激勵一般使用行為級HDL語言描述。

4） 綜合

所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計平面化，供FPGA布局布線軟件進行實現(xiàn)。

就目前的層次來看，綜合優(yōu)化（Synthesis）是指將設(shè)計輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實的門級電路。

真實具體的門級電路需要利用FPGA制造商的布局布線功能，根據(jù)綜合后生成的標(biāo)準(zhǔn)門級結(jié)構(gòu)網(wǎng)表來產(chǎn)生。

5） 門級仿真

也稱為綜合后仿真，綜合后仿真檢查綜合結(jié)果是否和原設(shè)計一致。

在仿真時，把綜合生成的標(biāo)準(zhǔn)延時文件反標(biāo)注到綜合仿真模型中去，可估計門延時帶來的影響。但這一步驟不能估計線延時，因此和布線后的實際情況還有一定的差距，并不十分準(zhǔn)確。目前的綜合工具較為成熟，對于一般的設(shè)計可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計意圖不符，則需要回溯到綜合后仿真來確認(rèn)問題之所在。

6） 布局布線

實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，將工程的邏輯和時序與器件的可用資源匹配。布局布線是其中最重要的過程，布局將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間作出選擇。布線根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個元件。也可以簡單地將布局布線理解為對FPGA內(nèi)部查找表和寄存器資源的合理配置，布局可以被理解挑選可實現(xiàn)設(shè)計網(wǎng)表的最優(yōu)的資源組合，而布線就是將這些查找表和寄存器資源以最優(yōu)方式連接起來。

目前，F(xiàn)PGA的結(jié)構(gòu)非常復(fù)雜，特別是在有時序約束條件時，需要利用時序驅(qū)動的引擎進行布局布線。布線結(jié)束后，軟件工具會自動生成報告，提供有關(guān)設(shè)計中各部分資源的使用情況。由于只有FPGA芯片生產(chǎn)商對芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。

7） 時序仿真

是指將布局布線的延時信息反標(biāo)注到設(shè)計網(wǎng)表中來檢測有無時序違規(guī)（即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等）現(xiàn)象。時序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實際工作情況。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案也給延時帶來不同的影響。因此在布局布線后，通過對系統(tǒng)和各個模塊進行時序仿真，分析其時序關(guān)系，估計系統(tǒng)性能，以及檢查和消除競爭冒險是非常有必要的。

8） FPGA板級調(diào)試

通過編程器將布局布線后的配置文件下載至FPGA中，對其硬件進行編程。配置文件一般為.pof或.sof文件格式，下載的方式包括AS（主動）、PS（被動）、JTAG（邊界掃描）等方式。

VHDL基本語法詳解

1、引用庫

library IEEE; //表示打開IEEE庫，因為IEEE庫不屬于VHDL的標(biāo)準(zhǔn)庫，所以使用庫的內(nèi)容要先聲明

use ieee.numeric_std.all; //USE和ALL是關(guān)鍵詞，表示允許使用IEEE庫中numeric_std程序包中的所有內(nèi)容，這個程序包主要是用來做數(shù)據(jù)類型轉(zhuǎn)換

use ieee.std_logic_unsigned.all;

use ieee.std_logic_misc.all;

use ieee.std_logic_1164.all;

library UNISIM; //UNISIM是xilinx的庫函數(shù)，為了仿真使用。Using this declaration， the simulator references the functional models for all device primitives. In addition to this declaration， you must compile the library and map the library to the simulator.

use UNISIM.VCOMPONENTS.ALL;

程序包的使用都可以在EDIT-》language templates-》VHDL-》Common Constructs-》Convertion Functions中找到例子。

2、實體entity

實體類似于原理圖中的一個部件符號，它并不描述設(shè)計的具體功能，只是定義所需的全部輸入/輸出信號。

舉例：

套用EDIT-》language templates-》VHDL-》Common Constructs-》Architecture Components & entity的舉例

3、結(jié)構(gòu)體architecture

所有能被仿真的實體都由結(jié)構(gòu)體（ARCHITECTURE）描述，即結(jié)構(gòu)體描述實體的結(jié)構(gòu)或行為，一個實體可以有多個結(jié)構(gòu)體，每個結(jié)構(gòu)體分別代表該實體功能的不同實現(xiàn)方案。

結(jié)構(gòu)體名是對本結(jié)構(gòu)體的命名，它是該結(jié)構(gòu)體的惟一名稱，雖然可以由設(shè)計人員自由命名，但一般都將命名和對實體的描述結(jié)合起來，結(jié)構(gòu)體對實體描述有三種方式（括號中為命名）：

1） 行為描述（BEHAVE）：反映一個設(shè)計的功能和算法，一般使用進程PROCESS，用順序語句表達(dá)；（下例中的情況）

2） 結(jié)構(gòu)描述（STRUCT）：反映一個設(shè)計硬件方面的特征，表達(dá)了內(nèi)部元件間連接關(guān)系，使用元件例化來描述；

3） 數(shù)據(jù)流描述（DATAFLOW）：反映一個設(shè)計中數(shù)據(jù)從輸入到輸出的流向，使用并行語句描述

舉例：

套用EDIT-》language templates-》VHDL-》Common Constructs-》Architecture Components & entity的舉例

4、元件component

上面例子中有了component的例化，具體的：