Quartus II 11.0中調(diào)用ModelSim-Altera 6.5e詳細(xì)

一、Altera官網(wǎng)下載兩款軟件并安裝

下載網(wǎng)址：https://www.altera.com/download/software/modelsim/zh_cn，選擇Quartus II 網(wǎng)絡(luò)版、ModelSim-Altera入門版。目前這兩款軟件都是免費(fèi)的，不需要許可證，安裝簡單，使用期限是30天。

【注意】務(wù)必記住安裝的路徑，特別是ModelSim-Altera的安裝路徑。

二、指定ModelSim-Altera 6.5e的安裝路徑

打開Quartus II 11.0軟件，新建工程和文件并保存。

1.然后在菜單欄選擇 tools-》options；

2.在options選項(xiàng)卡中選中EDA tool options；

3.在該選項(xiàng)卡中下面的ModelSim-Altera一項(xiàng)指定安裝路徑為E:/Altera/11.0/modelsim_ae/win32aloem（其中E:/Altera/11.0/modelsim_ae/為我電腦中ModelSim-Altera 6.5e的安裝路徑）

【注意】 如果沒有指定ModelSim-Altera 6.5e的安裝路徑，調(diào)用ModelSim-Altera的時(shí)候會(huì)出現(xiàn)如下的錯(cuò)誤提示：

三、指定Quartus II 11.0仿真軟件

在Quartus II 11.0界面菜單欄中選擇Assignments-》Settings。

1.選中該界面下EDA Tool settings中的Simulation一項(xiàng)；

2.Tool name中選擇ModelSim-Altera；

3.Format for output netlist中選擇開發(fā)語言的類型Verilog或者VHDL等，

4.Time scale 指定時(shí)間單位級(jí)別

5.Output directory指定測試文件模板的輸出路徑（該路徑是工程文件的相對(duì)路徑）。

四、生成仿真測試文件

選擇Quartus II 11.0開發(fā)界面菜單欄下Processing-》Start-》Start Test Bench Template Writer，提示生成成功。

五、配置選擇仿真文件

打開仿真測試文件（在上述3中指定的Output directory 目錄下找到后綴名為“.vt”的文件）并根據(jù)自己需要進(jìn)行編輯。

1. 在Quartus II 11.0界面菜單欄中選擇Assignments-》Settings-》EDA Tool settings-》Simulation；

2.選擇Compile test bench右邊的Test benches；

3.然后在出現(xiàn)的界面中選擇New，在新出現(xiàn)的界面中Test bench name 輸入測試文件名字，在Top level module in test bench 欄中輸入測試文件中的頂層模塊名；

4.選中Use test bench to perform VHDL timing simulation并在Design instance name in test bench中輸入設(shè)計(jì)測試文件中設(shè)計(jì)例化名默認(rèn)為i1；

5.然后在Test bench files欄下的file name 選擇測試文件（在第3步中指定的測試文件輸出路徑下的后綴名為“ .vt ” 文件的測試文件），然后點(diǎn)擊add，一步一步OK。

【注意】Test bench name和Top level module in test bench 以及Design instance name in test bench分別為“.vt”文件的文件名、vt文件中頂層實(shí)體模塊名、Verilog或者VHDL文件中的模塊的例化名。

六、仿真文件配置完成后回到Quartus II 11.0 開發(fā)界面

在Quartus II 11.0界面菜單欄中選擇菜單欄Tools中的Run EDA Simulation Tool-》EDA RTL Simulation 進(jìn)行行為級(jí)仿真，接下來就可以看到ModelSim-Altera 6.5e的運(yùn)行界面，觀察仿真波形。

Quartus II調(diào)用modelsim無縫仿真詳細(xì)圖文教程

1. 設(shè)定仿真工具

assignmentèsettingèEDA tool settingèsimulation 選擇你需要的工具。

2. 自動(dòng)產(chǎn)生測試激勵(lì)文件模板：

processingèstartèStart test bench template writer

我們點(diǎn)擊之后系統(tǒng)會(huì)自動(dòng)在目錄：當(dāng)前文件夾è simulation è modelsim （這個(gè)文件夾名字跟你選的仿真工具有關(guān)） 中產(chǎn)生一個(gè)測試激勵(lì)文件 xxx.vt（Verilog test bench） 或者 xxx.vht（VHDL test bench）， 文件名跟你工程中的Top module 的名字一樣， 后綴為.vt或者.vht。

3. 編輯走動(dòng)生成的test bench文件

我們加入自己需要的激勵(lì)以及初始化語句，這里我們還要修改test bench的模塊名字為tb（我們會(huì)看到這個(gè)名字和后面的設(shè)定有聯(lián)系）。

4. 連接test bench，我們需要從Quartus中自動(dòng)調(diào)用仿真工具，所以需要設(shè)定Native Link選項(xiàng)。

a） 還是在simulation的設(shè)置頁面里，設(shè)定 Native Link對(duì)話框中的設(shè)定。我們這里因?yàn)樾枰ぞ咦詣?dòng)調(diào)用激勵(lì)所以選中

b） 點(diǎn)擊右邊的Test Benches， 我們需要在這里設(shè)定一個(gè)相關(guān)聯(lián)的test bench.

這里會(huì)彈出一個(gè)讓你指定test bench的對(duì)話框，因?yàn)槲覀冎皼]有指定任何的test bench，所以這里是空白的。

c） 指定test bench

因?yàn)槲覀兪堑谝淮萎a(chǎn)生test bench，點(diǎn)擊new.

點(diǎn)擊New之后會(huì)產(chǎn)生一個(gè)New Test bench setting的對(duì)話框，在這里你將test bench和你的相應(yīng)的test bench file進(jìn)行綁定。

我們這里在Test bench name的對(duì)話框中輸入一個(gè)名字”my_1st_tb”， 我們將看到，在下面的Top level module in test bench對(duì)話框中也自動(dòng)顯示”my_1st_tb”。 注意這個(gè)名字應(yīng)該和你的test bench 中的module name一直，我們之前在第3步的時(shí)候?qū)est bench的module name已經(jīng)改成了tb，所以我們這里應(yīng)該把對(duì)話框中的名字改成tb。

d） 加入test bench文件

5. 進(jìn)行仿真

當(dāng)這些設(shè)定都完成了之后， 選擇菜單

toolèRun EDA Simulation toolèEDA RTL simulation

就可以直接調(diào)用modelsim進(jìn)行仿真。

6. 小技巧：

我們這樣調(diào)用仿真，如果是Modelsim AE每次不會(huì)編譯lib文件，但如果我們使用的是Modelsim SE版本，每次調(diào)用都需要重新編譯庫，非常不爽，在這里我們建議自己修改腳本文件，進(jìn)行仿真。

a） 當(dāng)我們按照之前的描述，運(yùn)行完仿真之后，停留在Modelsim的界面。

b） 在Modelsim界面的命令行上，我們點(diǎn)向上的方向鍵，就會(huì)出現(xiàn)我們上一條指令， 我們可以看到是

do xxxx.do 這說明工具執(zhí)行的上一個(gè)命令式 xxxx.do這個(gè)腳本文件，我們這里的例子是

do oversampling_core_run_msim_rtl_verilog.do

i. 我們知道了工具執(zhí)行的腳本，我們就可以按照自己的想法去改變這個(gè)腳本了。使用edit oversampling_core_run_msim_rtl_verilog.do命令，可以看到這個(gè)腳本的內(nèi)容（當(dāng)然我們也可以使用Ultra Edit或者VIM等文本編輯軟件去打開這個(gè)腳本文件）。這個(gè)腳本通常分成3部分 庫文件編譯部分，設(shè)計(jì)文件編譯，運(yùn)行參數(shù)設(shè)定和開始執(zhí)行部分

ii. 通常來說庫文件只在第一次編譯的時(shí)候，需要編譯，后面我們只需要在仿真的時(shí)候指定庫文件的位置就好了，不需要每次都編譯。因此我們可以注釋掉“庫文件編譯部分”。下面圖中紅色框中的部分就是被注釋掉的庫編譯部分，這樣會(huì)節(jié)省我們的仿真時(shí)間，注意在腳本語言中#是注釋符。

iii. 我們將編輯過的腳本文件另存為sim.do， 在以后的仿真中我們可以在Modelsim命令行中，直接在腳本中運(yùn)行do sim.do（當(dāng)然是先需要將Modelsim的工作目錄改到 工程所在文件夾/simulation/modelsim/）。

c） 另外腳本生成的波形文件通常是將test bench的頂層加入到圖形畫面中我們可以看到在腳本的第3部分（運(yùn)行參數(shù)和開始執(zhí)行）部分，默認(rèn)命令式

add wave *， 這條命令就是講 test bench頂層的所有信好加入到wave窗口中。

對(duì)我們來說，在調(diào)試階段，有很多底層信號(hào)都是想觀測的，所以需要再手動(dòng)修改一下命令

i. 在modelsim的窗口中，選中自己想要關(guān)心的模塊，右鍵可以將自己關(guān)心的信號(hào)加入wave波形中

ii. 此時(shí)我們在wave 窗口中可以將這個(gè)波形的格式存下來，在wave窗口中點(diǎn)菜單fileèsave… 選擇文件名為wave.do.

iii. 在我們執(zhí)行的腳本中將add wave *，這個(gè)命令替換成do wave .do， 就可以在每次執(zhí)行仿真的時(shí)候自動(dòng)添加想要觀測的波形了。

7. 接下來最后一個(gè)問題，怎樣才能一次性的編譯好庫文件，讓軟件不再每次編譯。其實(shí)altera已經(jīng)為客戶準(zhǔn)備了相應(yīng)的選項(xiàng)，只不過藏得比較深，不好找。

a） 一次性編譯庫：

i. 點(diǎn)擊toolè launch EDA simulation Library Compiler

ii. 我們會(huì)看到一個(gè)讓我們選擇器件的頁面。根據(jù)你的實(shí)際情況選擇下面的設(shè)定。點(diǎn)擊start compile，軟件會(huì)自動(dòng)幫你完成編譯，然后關(guān)掉就好，至此你應(yīng)該已經(jīng)完成了庫的編譯。

iii. 接下來我們需要在QII的仿真設(shè)定頁面做一些修改。

我們需要回到設(shè)定界面

Assignmentèsettingèsimulationèmore Nativelink setting

設(shè)定好相應(yīng)的路徑。

好了，重新run仿真，就發(fā)現(xiàn)不會(huì)再編譯我們的庫文件了。