用于雜散信號消除的PLL頻率規(guī)劃
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發(fā)表于 01-13 14:19
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ADS5407雜散較差的原因？
的SFDR（無雜散動(dòng)態(tài)范圍）比較差，只有40~50dbc，而官方手冊上描述的SFDR在70dbc以上，我們做了以下措施：
修改了時(shí)鐘輸入端的匹配網(wǎng)絡(luò)，前期ADS5407時(shí)鐘輸入信號特別差，如下圖所示：
修改
發(fā)表于 01-08 06:30
邊帶雜散和開關(guān)雜散的含義是什么？會(huì)對電路造成什么影響？
我在看ADC供電部分的時(shí)候，看到邊帶雜散和開關(guān)雜散這兩詞不知道它的含義。請問下大家它們的含義以及它們將會(huì)對電路造成什么影響？
謝謝大家了！?。。。?
發(fā)表于 12-31 06:32
DAC3482存在雜散怎么解決？
當(dāng)前DTRU產(chǎn)品中使用了DAC3482，故障率達(dá)到12%，從FPGA側(cè)IQ數(shù)據(jù)到達(dá)DAC3482，從3482出口處測量到的信號，發(fā)現(xiàn)近端存在雜散。具體見下圖所示。
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1、將
發(fā)表于 12-16 06:23
DAC39J82輸出信號在140MHz頻率存在雜散怎么解決？
在使用DAC39J82過程中我們發(fā)現(xiàn)DAC芯片在輸出是0—500M頻率信號時(shí)，在120MHZ以下沒有沒有雜散問題。在150M，200M，300M
發(fā)表于 11-22 06:07
DAC38J84測試時(shí)有雜散和諧波怎么解決？
-20MHz處的點(diǎn)，頻率是40MHz,如將將頻寬打到200MHz時(shí)會(huì)看到其它諧波和雜散點(diǎn)，下圖輸出60M時(shí)有影響的點(diǎn)是40M，對SFDR的影響超過10dB。其它雜
發(fā)表于 11-18 06:37
LMX2572EVM在測試評估版時(shí)，不同頻率下整數(shù)邊界雜散差別很大是為什么？
在測試評估版時(shí)，不同頻率下整數(shù)邊界雜散差別很大。
下表是100M鑒相頻率下，偏離1M的雜散抑制
發(fā)表于 11-13 07:43
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我的參考頻率為80MHz，鑒相頻率為160MHz，現(xiàn)在雜散為80 的整數(shù)倍，是否為整數(shù)邊界雜散
發(fā)表于 11-11 08:02
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現(xiàn)象是分母用最大，很多頻點(diǎn)會(huì)出現(xiàn)跑動(dòng)的雜散，有些頻點(diǎn)又不會(huì)出現(xiàn)，該怎么去消除。如果需要通過改變分母，該怎么避免小數(shù)雜散。
發(fā)表于 11-11 06:48
請問LMX2694-EP輸出信號中有小數(shù)分頻雜散該如何解決？
的，時(shí)鐘單獨(dú)測過沒有雜散；
1.請問這類雜散和什么相關(guān)？
2.該如何消除？嘗試過參考分頻R，查看供電電源，修改小數(shù)分頻分子分母（但輸出就不是
發(fā)表于 11-11 06:05
雜散有什么影響？雜散從哪里來？
說到射頻的難點(diǎn)不得不提雜散，雜散也是射頻被稱為“玄學(xué)”的來源。雜散也是學(xué)習(xí)射頻必經(jīng)的一個(gè)難點(diǎn)。本
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發(fā)表于 10-17 11:10
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發(fā)表于 09-26 14:49
什么是無雜散動(dòng)態(tài)范圍 (SFDR)？為什么 SFDR 很重要？
有多種不同的規(guī)格可用于表征電路線性度。SFDR 指標(biāo)是一種常用的規(guī)范。該指標(biāo)定義為所需信號幅度與感興趣帶寬內(nèi)雜散的比率（圖 1）。
圖 1. 顯示 SFDR 指標(biāo)的圖表。
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發(fā)表于 09-11 15:48
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