引 言

同傳統(tǒng)的脈沖超寬帶(IR-UWB)相比，線性調(diào)頻超寬度(Chirp-UwB)以其發(fā)射效率高，頻帶選擇靈活，抗多徑能力強，容易實現(xiàn)模擬匹配檢測等突出優(yōu)點，已逐漸成為超寬帶技術(shù)領(lǐng)域的研究熱點。

然而，對于寬帶Chirp-UWB信號的產(chǎn)生一直是個難題。利用直接數(shù)字合成(DDS)產(chǎn)生可以獲得高線性度、高穩(wěn)定性的信號波形，但是由于模數(shù)轉(zhuǎn)換器(DAC)速度的限制以及輸出幅度受SINC衰落的影響，其輸出信號帶寬一般最高為100～200 MHz。利用模擬鎖相環(huán)(PLL)雖可以產(chǎn)生很寬的帶寬，可是受PLL自身惰性環(huán)節(jié)的影響，調(diào)頻時間慢，轉(zhuǎn)換速率低，且因其受鎖相精度及壓控振蕩器(VCO)電調(diào)線性度的影響，還需要進行非線性補償，這使電路趨于復(fù)雜。本文提出一種基于DDS+PLL的Chirp-UWB信號產(chǎn)生方案。該方案把頻率穩(wěn)定度好，輸出頻率分辨率高，頻率轉(zhuǎn)換速度快，相位噪聲低的DDS與模擬PLL結(jié)合，取長補短，可以獲得高頻率分辨率、快的信號建立時間、低相位噪聲和寬輸出頻率范圍的高質(zhì)量Chirp-UWB信號。

1 系統(tǒng)結(jié)構(gòu)

DDS結(jié)合PLL產(chǎn)生Chirp-UWB信號的系統(tǒng)結(jié)構(gòu)如圖1所示。

本方案由DDS產(chǎn)生的窄帶Chirp信號作為PLL的參考信號。VCO產(chǎn)生的高頻振蕩經(jīng)N分頻后，在鑒相器(PD)中與DDS產(chǎn)生的窄帶線性調(diào)頻信號進行相位比較。系統(tǒng)穩(wěn)定后，VCO產(chǎn)生的高頻振蕩經(jīng)N分頻后，其信號與DDS產(chǎn)生的窄帶chirp信號的掃頻線性度和頻率穩(wěn)定度一致。在這個方案中，PLL實際起到了倍頻的作用，即將DDS輸出的高線性調(diào)頻信號進行了N倍的倍頻。由于DDS輸出頻率和帶寬可以編程控制，這種方式產(chǎn)生的Chirp-UWB帶寬是可控的，在設(shè)計上具有很大的靈活性。

2 系統(tǒng)設(shè)計與仿真

本系統(tǒng)主要由參考信號發(fā)生電路，鎖相環(huán)電路兩部分組成。對于鎖相環(huán)電路，射頻仿真軟件ADS提供有專門的元件庫(System-PLL components)，可以利用其中的元件快速建立鎖相環(huán)的電路模型。然而，基于DDS產(chǎn)生的參考信號則由鋸齒波控制線性VCO來實現(xiàn)，只要合理設(shè)置參數(shù)，這種等效并不會影響系統(tǒng)性能。下面對電路的各部分的設(shè)計進行分析。

2．1 參考信號產(chǎn)生

參考信號的產(chǎn)生可通過數(shù)字正交上變頻芯片AD9857實現(xiàn)，中心頻率設(shè)為100 MHz，Chirp信號的帶寬設(shè)為7 MHz。利用ADS仿真時由鋸齒波控制線性VCO，即可產(chǎn)生一個窄帶Chirp信號作為鎖相環(huán)的輸入?yún)⒖夹盘枴?/p>

2．2 鑒相器和分頻器

通常鎖相環(huán)芯片都同時集成鑒相器和分頻器，如ADI公司的ADF4106。該芯片鑒相器采用電荷泵輸出的鑒相器。圖2為一個電荷泵輸出鑒相器的原理圖。

這種鑒相器由兩個D觸發(fā)器、一個與門和兩個電流源構(gòu)成，不僅可以鑒相，也可以鑒頻，同時由于它采用電流源輸出，克服了電壓輸出型鑒頻鑒相器增益變化的不足。該鑒相器的輸出電流與相位誤差關(guān)系為iout=Kdθe／Rb，其中：Rb為鑒相器電壓電流轉(zhuǎn)換器固有的跨阻。分頻器的作用是將VCO產(chǎn)生的輸出信號頻率除以N，然后輸入鑒相器與參考信號進行比較。仿真時，直接采用ADS提供的元件Divide by N來實現(xiàn)，設(shè)其分頻比N=70。

2．3 低通濾波器

環(huán)路濾波器的設(shè)計是鎖相環(huán)設(shè)計的關(guān)鍵。本設(shè)計中需要跟蹤一個頻率斜升信號。根據(jù)鎖相原理，要跟蹤此類信號，必須二型以上環(huán)路。本設(shè)計中環(huán)路濾波器采用四階二型無源環(huán)路濾波器，由于電荷泵型鑒相器的輸出為電流，所以該環(huán)路等效于一個二階有源比例積分濾波器加兩級輔助濾波。輔助濾波用于濾除參考信號饋通。環(huán)路傳輸函數(shù)F(s)可以近似表示為：

根據(jù)鑒相頻率為100 MHz，這里選擇截止頻率ft為2 MHz。根據(jù)穩(wěn)定性原理，通常選擇5～10倍ω3，ω5為3～8倍ω4，而ω1的選取則是保證環(huán)路幅頻響應(yīng)在ft處過零點。在ADS環(huán)境下，對模型中各元件大致設(shè)定一個初值及優(yōu)化區(qū)間，然后進行優(yōu)化設(shè)計，即可得到各元件值。最終鎖相環(huán)開環(huán)響應(yīng)如圖3所示。

從圖3中可以看出，環(huán)路截止頻率為2 MHz，相位裕量為45°，在鑒相頻率100 MHz處，衰減為78 dB，這可以滿足穩(wěn)定條件，且可以抑制參考頻率饋通。

2．4 壓控振蕩器

一個理想的VCO輸出周期信號，其周期信號的頻率與控制電壓Vcnt呈線性關(guān)系，即：

式中：ω0為VCO的自由振蕩頻率；KVCO為VCO增益(單位為rad／s／V)。

實際電路中，VCO的增益是非線性的。在ADS設(shè)計仿真中，為了更加接近真實電路，VCO的增益KVCO可以不設(shè)置為常數(shù)，而是根據(jù)輸出頻率不同，使用函數(shù)pwl()來進行數(shù)值擬合。經(jīng)仿真對比發(fā)現(xiàn)，當(dāng)鎖相環(huán)鎖定時，KVCO的細微波動并不會給仿真結(jié)果帶來影響。為了便于通過觀察VCO控制電壓來考察輸出信號的線性度，以下的仿真中KVCO設(shè)為固定值200 MHz／V。

3 結(jié)果分析

根據(jù)上面分析，在ADS環(huán)境下建立如圖4所示的系統(tǒng)電路模型，該電路可以輸出中心頻率為7 GHz，帶寬500 MHz的chirp-UWB信號。

3．1 ADS仿真結(jié)果

對于Chirp-UWB信號性能分析，關(guān)鍵是考察信號的穩(wěn)定性和線性度。在本系統(tǒng)中，信號由VCO產(chǎn)生，所以通過觀察VCO控制電壓波形和VCO輸出頻譜即可，圖5為仿真結(jié)果。從圖中可以看出，其VCO能夠跟蹤參考信號頻率的變化，產(chǎn)生所需帶寬的Chirp-UWB信號，且其旁瓣較低，完全能滿足系統(tǒng)設(shè)計的要求。

3．2 利用Matlab讀取ADS數(shù)據(jù)進行分析

對于Chirp-UWB信號的性能分析還有個重要的指標(biāo)就是其自相關(guān)特性，然而在ADS環(huán)境下很難實現(xiàn)這樣的分析。為此，本文利用Matlab讀取ADS仿真數(shù)據(jù)來實現(xiàn)對信號自相關(guān)特性的分析。

ADS仿真輸出數(shù)據(jù)可以存為一個ASCII格式的記事本文件。文件中每個數(shù)據(jù)均采用科學(xué)記數(shù)。其中，奇數(shù)個數(shù)表示時間，偶數(shù)個數(shù)表示信號。這樣就可以用Matlab程序來讀取仿真數(shù)據(jù)，如圖6所示為信號自相關(guān)結(jié)果。從該圖可以看出，信號相關(guān)性能很好，由此證明這種基于鎖相環(huán)的Chirp-UWB產(chǎn)生的電路性能較好。

4 結(jié) 語

首先利用ADS，對Chirp信號的產(chǎn)生電路進行建模和仿真，然后利用Matlab讀取ADS仿真數(shù)據(jù)，對系統(tǒng)性能進行分析，由此證明本文提出的基于DDS+PLL的寬度Chrip-UWB信號產(chǎn)生方案，可以產(chǎn)生線性度高，自相關(guān)特性好的Chrip-UWB信號。該信號產(chǎn)生方案已經(jīng)成功應(yīng)用于某超寬帶通信系統(tǒng)中。