運(yùn)放器件本身的價(jià)錢、多出來的電路板空間的成本

運(yùn)放電路設(shè)計(jì)（需要仿真）和調(diào)試的難度 - 可調(diào)增益、要保證線性范圍工作、周邊器件的合理選用

最難的可能是運(yùn)放電路的供電 - 一般都是雙軌、低噪聲的電壓，比如+/-5v或+/-10V，模擬電路的雙軌供電可是難煞了很多工程師，做不好性能會(huì)達(dá)不到要求。

放大電路的增益要可調(diào)節(jié)，如何調(diào)節(jié)？總不能用手?jǐn)Q電位計(jì)調(diào)節(jié)吧？需要VGA（電壓控制增益）或模擬開關(guān)切換。電可調(diào)的電路會(huì)帶來額外的復(fù)雜度以及成本。

實(shí)現(xiàn)數(shù)字示波器模擬前端的方式之一，通過模擬開關(guān)來實(shí)現(xiàn)鏈路增益的調(diào)節(jié)

說到這里是不是覺得頭大了？是不是覺得自己的知識(shí)量不夠了？這還僅僅是信號(hào)的幅度方面的要求，信號(hào)的頻率呢，也就是對(duì)頻帶的要求呢？即便20MHz以內(nèi)的模擬信號(hào)，你需要低通濾波器（防混疊），選用的模擬器件要考慮到增益帶寬積是否滿足要求、瞬間的響應(yīng)速度是不是夠、電壓控制增益的范圍內(nèi)線性度如何？

從降低系統(tǒng)復(fù)雜度的角度出發(fā)，我們希望用一顆高速的ADC，比如14、16bit全部搞定最好，但殺雞用牛刀顯然也是不對(duì)的，畢竟要考慮到系統(tǒng)的成本，更重要的是即便從理論分析上14bit的ADC能夠滿足你的要求，但實(shí)際的電路中會(huì)由于電源噪聲、時(shí)鐘抖動(dòng)等使得你使用更高分辨率的ADC沒有意義。上篇文章中我們講過（下面的表格），即便對(duì)于10MHz的模擬信號(hào)，用14bit的ADC，采樣時(shí)鐘邊沿的抖動(dòng)必須小于2ps，100MHz（10ns周期）的時(shí)鐘抖動(dòng)要小于2ps，你自己測(cè)一下你自己板子上用FPGA產(chǎn)生的100MHz的時(shí)鐘的邊沿抖動(dòng)有多大？是否能小于2ps？

針對(duì)不同的模擬信號(hào)，采用不同位數(shù)的ADC對(duì)時(shí)鐘邊沿抖動(dòng)的要求

所以，如果你用14bits的ADC，那必須給你的ADC提供極小邊沿抖動(dòng)的采樣時(shí)鐘信號(hào)，意味著你的時(shí)鐘源（一般PLL產(chǎn)生）要非常好，最好采用差分時(shí)鐘信號(hào)傳輸、時(shí)鐘以及ADC的電源去偶要格外注意、PCB的設(shè)計(jì)要很講究。所以挑戰(zhàn)會(huì)比較大。

越是采樣頻率高的示波器，高分辨率的ADC器件成本會(huì)更高，對(duì)時(shí)鐘抖動(dòng)的要求越高，成本也會(huì)大幅增加，比如500Msps的數(shù)字示波器，如果你做的產(chǎn)品不能賣到非常高的價(jià)格讓你有足夠的成本空間采用更好的器件，最好采用8bits的ADC。

因此在學(xué)員的實(shí)際項(xiàng)目制作中我們也盡量讓學(xué)員選用8bit、10bit的ADC配合前端可調(diào)增益的放大器來實(shí)現(xiàn)63dB的動(dòng)態(tài)范圍，下面是幾款當(dāng)時(shí)我們推薦給學(xué)員選用的ADC的型號(hào)，具體型號(hào)的選用還要考慮到供電電壓、功耗、數(shù)據(jù)接口方式、價(jià)格等要素。

幾款可用于100Msps數(shù)字示波器的高速ADC

在我們100Msps的項(xiàng)目中我們選用8位的AD9283作為ADC，63dB-48dB ～ 15dB的動(dòng)態(tài)范圍就通過可控增益的運(yùn)放來實(shí)現(xiàn)。

由于輸入的信號(hào)是+/-10V，而ADC一般的輸入電壓范圍是2Vpp，所以需要對(duì)輸入的電壓信號(hào)先進(jìn)行10:1衰減（-20dB），得到+/-1V的模擬信號(hào)，再通過0-20dB的可變?cè)鲆婵刂苼頋M足ADC的輸入電平要求。

在ADC之前有一個(gè)低通濾波器用于對(duì)20MHz以上的信號(hào)做過濾，主要目的是防止20MHz以上的噪聲通過采樣混疊在被測(cè)信號(hào)的采樣結(jié)果中。關(guān)于這部分的理論分析大家可以看一下抗混疊采樣相關(guān)的技術(shù)文章。

以上我們簡(jiǎn)單分析了一下如何根據(jù)被采集信號(hào)的幅度范圍來選取適當(dāng)分辨率的ADC + 可變?cè)鲆嬲{(diào)理電路的組合，原則是考慮到電路的性能、可實(shí)現(xiàn)性、設(shè)計(jì)難度、系統(tǒng)成本等各因素后的綜合折衷。

下面的這個(gè)圖是我們?cè)O(shè)計(jì)的一款產(chǎn)品 - 500Msps的雙通道高速數(shù)據(jù)采集系統(tǒng)的框圖，使用的是8位、500Msps的ADC以及ZYNQ FPGA器件，可以通過以太網(wǎng)同上位機(jī)PC進(jìn)行數(shù)據(jù)傳輸。壓控放大器的增益控制電壓是靠低速串行DAC實(shí)現(xiàn)。每一級(jí)電路的增益、帶寬的設(shè)定原理同上。

限于篇幅，不能對(duì)細(xì)節(jié)做詳細(xì)說明，如有對(duì)此有興趣的朋友可以通過留言的方式做進(jìn)一步的溝通。