1 引言

1947 年 AT&T 貝爾實(shí)驗(yàn)室的科學(xué)家 John Bardeen、Walter Brattain 以及 William Shockley 發(fā)明世界上第一個(gè)半導(dǎo)體晶體管，70 多年來(lái)，半導(dǎo)體集成電路得到快速發(fā)展。特別是自 1960 年代開(kāi)始，芯片上的元器件數(shù)目幾乎每 12 個(gè)月就增加一倍，2000年后，半導(dǎo)體集成電路工業(yè)發(fā)展到了納米（nm）時(shí)代。隨著集成電路特征尺寸的逐步縮小到亞納米 100 nm 范圍，在材料、器件結(jié)構(gòu)、工藝以及可靠性等方面出現(xiàn)了一系列新的問(wèn)題。主要問(wèn)題包括熱載流子效應(yīng)、短溝道效應(yīng)、體硅器件的閂鎖效應(yīng)、功耗、寄生電阻、電容增加等等。

為解決這些問(wèn)題，大量的科研人員進(jìn)行了大量創(chuàng)新，開(kāi)發(fā)了很多新的技術(shù)，如深溝槽隔離技術(shù)、HALO 結(jié)構(gòu)、應(yīng)變硅技術(shù)、High K 材料、Low K 材料等等。在眾多的新結(jié)構(gòu)器件技術(shù)中，絕緣體上硅（SOI: Silicon on Insulator）技術(shù)以其獨(dú)特的結(jié)構(gòu)有效地克服了體硅集成電路的很多不足，充分發(fā)揮了體硅集成電路技術(shù)的優(yōu)勢(shì)，特別是在提高開(kāi)關(guān)速度、減少寄生效應(yīng)等方面。SOI 技術(shù)正逐步成為制造高集成度、高速度、低功耗、高可靠性超大規(guī)模集成電路的主流技術(shù)[1-5]。

本文就 SOI 技術(shù)的發(fā)展歷史、主要技術(shù)及應(yīng)用、問(wèn)題與挑戰(zhàn)以及將來(lái)趨勢(shì)做出整理和分析。

2 SOI 結(jié)構(gòu)

SOI 有兩種基本結(jié)構(gòu)，一種是硅-絕緣層型的傳 SOI 結(jié)構(gòu)，如圖 1（a）所示；另一種是硅-絕緣層-硅三明治型的新型 SOI 結(jié)構(gòu)，如圖 1（b）所示。兩種基本結(jié)構(gòu)的主要差別是襯底類(lèi)型不同。

第一種結(jié)構(gòu)中，最熟悉的例子是藍(lán)寶石上外延硅（SOS:Silicon on Sapphire）,該結(jié)構(gòu)是在藍(lán)寶石單晶作為襯底，在上面進(jìn)行外延生長(zhǎng)一層單晶硅的薄膜，然后在制作相應(yīng)的器件。SOS 結(jié)構(gòu)是由 Manasevit 和 Simpson[6]在 1963 和 1964 年間做出。這種結(jié)構(gòu)能提供理想的隔離，并減小 PN 結(jié)底部的寄生電容，適合于制作高速大規(guī)模集成電路，實(shí)現(xiàn)高速和低功耗。一般多采用這種工藝制作 CMOS 電路（互補(bǔ)金屬-氧化物-半導(dǎo)體集成電路），即 CMOS/SOS 電路。SOS 是一種異質(zhì)外延結(jié)構(gòu)，硅膜的缺陷密度較大，因而少數(shù)載流子壽命較短（1～10 ns）,不適于制作雙極器件和電荷耦合器件。

第二種結(jié)構(gòu)中，絕緣層（如 SiO2）位于硅襯底上，在絕緣層上面再由一層單晶硅薄層，形成硅襯底-絕緣層-單晶硅組成的三明治結(jié)構(gòu)。由于頂層的單晶硅薄膜近乎完美的單晶硅，同時(shí)它和中間層的界面態(tài)很低，且整體應(yīng)力較小。MOS 等器件能很好地在頂層的單晶硅襯底中制作，且表現(xiàn)出與體硅材料近似的性能，這使得這種結(jié)構(gòu)的 SOI 材料成為當(dāng)今世界制作 SOI 集成電路元器件的主要材料。下面將重點(diǎn)講解這種類(lèi)型的 SOI 技術(shù)。

3 SOI 材料的制備技術(shù)

3.1 注氧隔離技術(shù)（SIMOX）

SIMOX（Seperation by Implant of Oxygen）技術(shù)最早由日本的 Izumi 等人在 1970 年代提出[7], 原理很簡(jiǎn)單，首先將氧注入單晶硅中，為了形成符合化學(xué)配比的二氧化硅埋層，氧的注入能量為 200 KeV 劑量為 2e18 cm-2 的氧離子。如此高劑量注入給硅片表面帶來(lái)很高濃度的缺陷，為了防止硅在注入過(guò)程中非晶化并促使注入的氧離子形成致密的 SiO2 以及形成良好的 Si／Si02 界面，注入過(guò)程中需要在 600 ℃ 的環(huán)境下實(shí)現(xiàn)，并且在注入后必須高溫（1 300℃）長(zhǎng)時(shí)間（5 h）來(lái)退火，因而 SIMOX 材料成本較高。

在 SIMOX 技術(shù)中，注入劑量越大，注入的成本就越高，引入的缺陷就越多，針對(duì)這些問(wèn)題，各地研究者進(jìn)行不斷持續(xù)的改進(jìn)，到了 1990 年代，Nakashima 和 Izumi 提出了低劑量注入的方法來(lái)[8]降低表面缺陷，他們發(fā)現(xiàn)在注入能量在 180 KeV 和劑量在 1.4e18 cm-2 以下時(shí)，表面位錯(cuò)密度會(huì)有明顯下降，如圖 2 所示。

但是注入的劑量不能太低，太低的話，氧的分布曲線是不對(duì)稱得高斯分布[9]，如圖 3 所示，形成的二氧化硅不連續(xù)。而劑量太大的話則容易造成 Silicon 空洞，如圖 4 所示。劑量在 1.4e18 cm-2 時(shí)，二氧化硅層連續(xù)且均勻。

隨著工藝制程的不斷進(jìn)步，對(duì)晶圓（Wafer）表面的缺陷要求也越來(lái)越高，SIMOX 制備方法就遇到了瓶頸。

3.2 鍵合技術(shù)（WB）

1980 年代開(kāi)始，已經(jīng)出現(xiàn)了一些鍵合技術(shù)（WB:Wafer Bonding），它的原理十分簡(jiǎn)單：將兩片被氧化的晶圓（或者一片被氧化）鍵合在一起，將其中的一片硅片用于研磨、拋光或者化學(xué)腐蝕等方法減薄到合適于 SOI 器件要求的厚度，稱為 Device wafer，另一片晶圓作為機(jī)械支撐襯底，稱為 Handle wafer，如圖 5 所示。

由于鍵合技術(shù)的減薄主要依賴機(jī)械拋光、研磨或者化學(xué)腐蝕等方法來(lái)實(shí)現(xiàn)，一方面表面的 EPI 層不可能做得很薄，一般＞2μm。另一方面，表面比較粗糙，均勻性比較差，如圖 6 所示，這樣就限制了該技術(shù)的應(yīng)用。

3.3 智能剝離技術(shù)（Smart-cut）

智能剝離技術(shù)（Smart-cut）是由 M.Bruel 等人在 1995 年提出的[10]，它是建立在離子注入和健合兩種技術(shù)相結(jié)合的基礎(chǔ)上。其原理是利用 H+（或者 He+）注入在硅中形成注入層（深度通常小于 1μm），將注氫片與另一支撐片健合（兩片中至少有一片表面有一層熱氧化的 SiO2 層），經(jīng)適當(dāng)?shù)奶幚砗?，使注氫片從粒子注入層完整分裂，形?SOI 結(jié)構(gòu)，如圖 7 所示。然后對(duì) Wafer 表面進(jìn)行拋光處理，再使用外延的方式達(dá)到想要的 Silicon 厚度。

Smart-cut 技術(shù)的優(yōu)點(diǎn)主要包括。①H+ 離子的諸如劑量約為 1e16 cm-2，比 SIMOX 注氧劑量要低 2 個(gè)數(shù)量級(jí)，可采用普通的離子注入機(jī)就可以完成。②因?yàn)槭请x子注入形成表面的 Silicon，其厚膜均勻性較好，厚度可控，厚薄可用注入能量來(lái)控制。③表面缺陷小，單晶性保持較好。④ 埋氧化層（BOX: Buried Oxide）是由熱氧化形成的，具有良好的 Si-SiO2 界面。⑤ 玻璃下的硅片仍然可以繼續(xù)注氫鍵合，循環(huán)使用，大大降低了制備成本。

基于上述優(yōu)點(diǎn)，Smart-cut 技術(shù)在 SOI 材料制備技術(shù)中成為最具競(jìng)爭(zhēng)力的一項(xiàng)技術(shù)。自 1995 年以來(lái)的短短 20 年里，這種技術(shù)得到飛速發(fā)展。目前，法國(guó)的 Soitec、日本的信越、中國(guó)***環(huán)球晶圓等公司已經(jīng)能使用該技術(shù)提供大量商用的 SOI 硅片。2014 年，Soitec 還和上海新傲科技股份有限公司（Simgui）達(dá)成了有關(guān)射頻和功率半導(dǎo)體市場(chǎng) 200 mm SOI 晶圓的戰(zhàn)略伙伴關(guān)系并簽署了經(jīng)銷(xiāo)協(xié)議，合作主要包括許可和技術(shù)轉(zhuǎn)移協(xié)議。其中，上海新傲科技可以用 Soitec 的 Smart-Cut 專利技術(shù)生產(chǎn) 200 mm SOI 晶圓。

4 SOI 主要制程技術(shù)及應(yīng)用

4.1 RF SOI

當(dāng)射頻芯片在體硅基上形成時(shí), 硅的半導(dǎo)特性引起了基板中射頻信號(hào)的衰減。同時(shí), 硅基半導(dǎo)體元器件特性還會(huì)導(dǎo)致寄生干擾(串?dāng)_噪聲)的傳輸。如將 SOI 應(yīng)用于高阻抗基板上能夠顯著地改善芯片的高頻特性, 極大地降低電阻衰減以及串?dāng)_噪聲。

RF SOI 稱為射頻絕緣體上硅技術(shù)，該技術(shù)不僅可以提供無(wú)與倫比的集成度，還可以給窄帶物聯(lián)網(wǎng)帶來(lái)優(yōu)越的低功耗性能，如圖 8 所示?，F(xiàn)今大多數(shù) RF應(yīng)用在智能手機(jī)、WiFi 等無(wú)線通信領(lǐng)域，其中絕大多數(shù)使用了 RF SOI 工藝制造。RF SOI 對(duì) RF 射頻與系統(tǒng)芯片的集成、支持 5G 毫米波技術(shù)以及在超低功耗的實(shí)現(xiàn)，在手機(jī)網(wǎng)絡(luò)轉(zhuǎn)向 LTE 或 5G 的過(guò)程中，設(shè)備設(shè)計(jì)會(huì)更加復(fù)雜，并且隨著 5G 與物聯(lián)網(wǎng)的不斷進(jìn)化，RF SOI 具有廣泛的應(yīng)用前景，預(yù)計(jì)每年有 15% 的年增長(zhǎng)率，如圖 8 所示。

今天，世界上主要代工廠都在大力發(fā)展 RF SOI 技術(shù)，如 Global Foundries(GF)、TowerJazz、臺(tái)積電、聯(lián)電、意法半導(dǎo)體、索尼以及國(guó)內(nèi)的中芯國(guó)際、華虹宏力等等。他們均擁有 200 mm RF SOI 晶圓廠產(chǎn)能，較大的代工廠正在生產(chǎn) 300 mm RF SOI 晶圓，如 GF、TowerJazz、臺(tái)積電和聯(lián)電等等，工藝節(jié)點(diǎn)從 130 nm 到 45 nm 不等。例如，GF 正在兩座晶圓廠：紐約 East Fishkill 和新加坡推出 300 mm RF SOI 晶圓，包括 130 nm 和 45 nm 工藝，表 1 為 RF SOI 技術(shù)能力及應(yīng)用市場(chǎng)。Tower Jazz 也在日本的晶圓廠增加 300 mm RF SOI 晶圓產(chǎn)能，該工藝基于 65 nm。聯(lián)電和臺(tái)積電也計(jì)劃進(jìn)軍 300 mm。

300 mm 晶圓相比于 200 mm 有以下優(yōu)點(diǎn)：① 集成度是 300 mm 晶圓最大的優(yōu)勢(shì)，元器件的特征尺寸可以做到 90 nm 以下，可以在更小的面積內(nèi)集成更多的元器件，滿足更加復(fù)雜的設(shè)計(jì)。② 300 mm 提供了更多的過(guò)程控制和完全自動(dòng)化，產(chǎn)品的公差、可重復(fù)性和良品率優(yōu)于 200 mm。③ 300 mm 晶圓采用銅互連層，寄生電阻、電容大大降低，同時(shí)元器件間的干擾或耦合也可以大大降低。

4.2 FD SOI

FD-SOI 技術(shù)又稱完全耗盡型絕緣體上硅（Fully Depleted Silicon On Insulator），是由伯克利教授胡正明在 2000 年發(fā)明的。FD-SOI（圖 9）可以實(shí)現(xiàn)對(duì)納米節(jié)點(diǎn)工藝制程下晶體管電流的有效控制和閾值電壓的靈活調(diào)控，因而 21 世紀(jì)伊始，以 Leti、Soitec、 STM 等為代表的歐洲半導(dǎo)體科研機(jī)構(gòu)和公司開(kāi)始投入該技術(shù)的研發(fā)[11]。

與體硅材料相比，F(xiàn)D-SOI 具有如下優(yōu)點(diǎn)：① 減小了寄生電容，提高了運(yùn)行速度。② 由于減少了寄生電容，降低了漏電，具有更低的功耗。③ 消除了閂鎖效應(yīng)。④ 抑制了襯底的脈沖電流干擾，減少了軟錯(cuò)誤的發(fā)生。⑤ 與現(xiàn)有硅工藝兼容，還可減少工序,成本比較低。從 ISB CEO Handel Jones 公布的數(shù)據(jù)看,目前 22 nm FD-SOI 的成本將和 28 nm HKMG成本相近。如果線寬再繼續(xù)縮小，例如到 12 nm 節(jié)點(diǎn)，F(xiàn)D-SOI 的成本將顯著低于 FinFET，12 nm FD-SOI 的成本比 16 nm FinFET 低 22.4%，比 10 nm FinFET 低 23.4%，比 7 nm FinFET 低 27%。這是因?yàn)?12nm FD-SOI 的掩膜數(shù)量要少一些，抵消了其襯底成本高于 FinFET 的部分。

4.3 Power SOI

Power SOI 又稱為功率絕緣體上硅技術(shù)，是 SOI 技術(shù)應(yīng)用的另一個(gè)大的領(lǐng)域。在傳統(tǒng)的體硅功率集成電路中，由元器件注入襯底的載流子往往會(huì)被與其臨近的大面積的功率器件所收集，引起不必要的串?dāng)_甚至引起功率器件的誤開(kāi)啟，這些限制了以 PN 節(jié)為隔離的功率器件的應(yīng)用。而 SOI 技術(shù)，元器件在縱向可以通過(guò)埋層氧化層（BOX, Buried Oxide Layer）實(shí)現(xiàn)縱向隔離，在橫向可以通過(guò)深溝槽氧化層（DTI, Deep Trench Isolation）實(shí)現(xiàn)橫向隔離，元器件可以分別做到不同的隔離島上，避免了以 PN 節(jié)為隔離體硅功率集成電路的很多缺點(diǎn)，如串?dāng)_、閂鎖效應(yīng)、大泄漏電流以及大面積的隔離區(qū)等問(wèn)題，提高了電路的集成密度。同時(shí)，由于 SOI 技術(shù)具有比體硅元器件更低的泄漏電流，使其可以在更高電壓、更高的溫度下進(jìn)行工作。圖13為兩種典型的功率SOI器件截面圖，圖 13（a）為高壓 LDMOS 產(chǎn)品，圖 13（b）為超高壓 LDMOS 產(chǎn)品，它們都分別做到不同的隔離島上，橫向、縱向都與其他元器件用介質(zhì)隔離。

5 SOI 技術(shù)的主要問(wèn)題與挑戰(zhàn)

雖然 SOI 技術(shù)比傳統(tǒng)的體硅技術(shù)具有隔離效果好、寄生效應(yīng)小、泄漏電流低、集成密度高等優(yōu)點(diǎn)，但還有很多不足，限制了該技術(shù)大規(guī)模的應(yīng)用。

5.1 SOI 晶圓成本偏高

現(xiàn)有 SOI 晶圓的制造成本比較昂貴，在采購(gòu)價(jià)格上比普通硅基晶圓要貴出幾倍甚至幾十倍，限制了其大規(guī)模的應(yīng)用?，F(xiàn)有世界上主流的技術(shù)有 WB 技術(shù)和 Smart-cut 技術(shù)，其中，WB 技術(shù)是由兩片晶圓經(jīng)過(guò)鍵合、減薄、拋光等一系列步驟完成，增加了額外的工藝成本；同時(shí)，其中的一片會(huì)犧牲掉，也將計(jì)算在 SOI 的成本之中。而 Smart-cut 技術(shù)，目前還是 Soitec 的專利，其他廠商需要得到專利授權(quán)、轉(zhuǎn)讓等方式才能獲得；同時(shí)，該技術(shù)也需要注入、分離、拋光、外延等工序，工藝成本也比較昂貴。

5.2 浮體效應(yīng)

SOI 晶體管相對(duì)襯底會(huì)形成一個(gè)寄生電容。電荷在電容上積累，而造成不利的效應(yīng)，被稱作浮體效應(yīng)。由于浮體效應(yīng)導(dǎo)致寄生雙極晶體管效應(yīng)、記憶效應(yīng)、遲滯效應(yīng)、Kink 效應(yīng)等等。研究發(fā)現(xiàn)，浮體效應(yīng)不僅可以嚴(yán)重影響模擬電路的特性，還會(huì)引起數(shù)字電路的邏輯失真和功耗增大。為了抑制浮體效應(yīng)，研究人員使用了各種方法，如用氬（Ar）注入引入復(fù)合中心、源區(qū)注入鍺（Ge）減小禁帶寬度、使用超薄 FD SOI 等等，但是這些工藝復(fù)雜，控制困難，往往達(dá)不到理想的效果。近年來(lái)材料及器件制備技術(shù)的發(fā)展，問(wèn)題有了明顯改善。

5.3 SOI 晶圓導(dǎo)熱性能差

SOI 產(chǎn)品的縱向隔離 BOX 層次以及橫向隔離的溝槽中，往往采用 SiO2、Poly 等材質(zhì)，這些材質(zhì)在隔離泄漏電流、提高耐壓的同時(shí)，也使得 SOI 元器件的散熱性能變得比傳統(tǒng)的體硅器件差很多。特別是針對(duì)功率的 SOI 元器件，散熱性能差使得安全工作區(qū)（SOA， Safe Operation Area）縮小，限制了其使用范圍。除非增加晶圓表面的金屬面積來(lái)增加散熱，或者通過(guò)額外的工藝，使隔離島中器件的熱從襯底中散出。這些一方面增加了元器件的面積，另一方面增加工藝的難度，提高了生產(chǎn)成本。

5.4 背柵效應(yīng)

SOI 元器件中，背面柵壓通過(guò)襯底、埋氧化層對(duì)器件的體區(qū)產(chǎn)生影響。在不同的背柵條件下，體區(qū)的耗盡層寬度會(huì)隨著襯底電壓變化，進(jìn)而影響到器件的性能。例如閾值電壓電壓隨著背面柵壓的增加而線形減小。器件的耐壓也隨著背面柵壓的變化而變化，對(duì)于具有上下管（high side 和 low side）的器件，需要兼容在不同背面柵壓下耐壓都能滿足需求，有時(shí)會(huì)設(shè)計(jì)出更高耐壓的器件，這樣在面積上便會(huì)有一定的犧牲。

5.5 SOI 產(chǎn)業(yè)鏈不夠完善

經(jīng)過(guò)幾年的發(fā)展，雖然在全球逐漸打造出較為完整的產(chǎn)業(yè)鏈，覆蓋材料、設(shè)計(jì)、代工、封測(cè)、應(yīng)用等各個(gè)環(huán)節(jié)，具備了一定的產(chǎn)業(yè)基礎(chǔ)，但是起步晚、欠完善，導(dǎo)致 SOI 沒(méi)能大規(guī)模地應(yīng)用，與傳統(tǒng)的 FinFET 展開(kāi)競(jìng)爭(zhēng)。隨著各個(gè)廠商的努力，特別是中國(guó)力量的加入，SOI 具有無(wú)與倫比的優(yōu)勢(shì)，將會(huì)帶動(dòng) SOI 產(chǎn)品更大規(guī)模的應(yīng)用。隨著 5G、IoT、智能駕駛時(shí)代的來(lái)臨， SOI 技術(shù)將得到更加廣泛的使用。

6 結(jié)語(yǔ)

SOI 技術(shù)從 1960 年代誕生以來(lái)，人們研究開(kāi)發(fā)了多種 SOI 技術(shù)，在眾多的技術(shù)中，直接鍵合和智能剝離技術(shù)在獲得 SOI 材料中最具潛力，特別是智能剝離技術(shù)，已大量應(yīng)用于現(xiàn)有產(chǎn)品中。如 RF SOI、FD SOI、Power SOI 等技術(shù)，已在 5G、loT、汽車(chē)、家電等領(lǐng)域得到廣泛應(yīng)用。雖然 SOI 技術(shù)也有一些劣勢(shì)、產(chǎn)業(yè)鏈還不很完善，但是它有傳統(tǒng)體硅器件無(wú)法比擬的優(yōu)勢(shì)，相信在不久的未來(lái)，SOI 技術(shù)將大規(guī)模地爆發(fā)。