testbench是一種驗(yàn)證的手段。首先，任何設(shè)計(jì)都是會(huì)有輸入輸出的。但是在軟環(huán)境中沒(méi)有激勵(lì)輸入，也不會(huì)對(duì)你設(shè)計(jì)的輸出正確性進(jìn)行評(píng)估。那么此時(shí)便有一種，模擬實(shí)際環(huán)境的輸入激勵(lì)和輸出校驗(yàn)的一種“虛擬平臺(tái)”的產(chǎn)生。在這個(gè)平臺(tái)上你可以對(duì)你的設(shè)計(jì)從軟件層面上進(jìn)行分析和校驗(yàn)，這個(gè)就是testbench的含義。

　　testbench怎么寫(xiě)

　　一個(gè)最基本的Testbench包含三個(gè)部分，信號(hào)定義、模塊接口和功能代碼。借用一下特權(quán)同學(xué)總結(jié)的編寫(xiě)Testbench的三個(gè)基本步驟：

　　1、對(duì)被測(cè)試設(shè)計(jì)的頂層接口進(jìn)行例化;

　　2、給被測(cè)試設(shè)計(jì)的輸入接口添加激勵(lì);

　　3、判斷被測(cè)試設(shè)計(jì)的輸出相應(yīng)是否滿足設(shè)計(jì)要求。

　　逐步解決編寫(xiě)Testbench的這三點(diǎn)：

　　首先“對(duì)被測(cè)試設(shè)計(jì)的頂層接口進(jìn)行例化”，這一步相對(duì)比較簡(jiǎn)單，例化就是，但端口多時(shí)也夠喝一壺的，而且要分wire、reg，有時(shí)會(huì)弄錯(cuò)，別難過(guò)，其實(shí)可以偷個(gè)懶，通過(guò)Quartus II自動(dòng)生成一個(gè)Testbench的模板，選擇Processing -》 Start -》 Start Test Bench Template Writer，等待完成后打開(kāi)剛才生成的Testbench，默認(rèn)是保存在simulation\Modelsim文件夾下的.vt格式文件。這一步就不多講了，偷懶就挺好。

　　其次“給被測(cè)試設(shè)計(jì)的輸入接口添加激勵(lì)”，一般時(shí)序設(shè)計(jì)必然涉及到最基本的兩個(gè)信號(hào)——clk、rst_n（時(shí)鐘、復(fù)位），肯定有童鞋會(huì)講可以沒(méi)有rst_n，是可以沒(méi)有，但何必呢，讓代碼更健壯一點(diǎn)不很好嘛，別鉆牛角尖。下面攻克clk、rst_n的寫(xiě)法：

　　首先先講一下timescale，因?yàn)橄胍M(jìn)行仿真首先要規(guī)定時(shí)間單位，而且最好在Testbench里面統(tǒng)一規(guī)定時(shí)間單位，而不要在工程代碼里定義，因?yàn)椴煌哪K如果時(shí)間單位不同可能會(huì)為仿真帶來(lái)一些問(wèn)題，而timescale本身對(duì)綜合也就是實(shí)際電路沒(méi)有影響。 `timescale 1ns/ 1ps表示仿真的單位時(shí)間為1ns，精度為1ps。

　　上述三種代碼的目的就是產(chǎn)生系統(tǒng)時(shí)鐘，給clk一個(gè)初值后，不斷重復(fù)執(zhí)行：每10ns翻轉(zhuǎn)一次clk，從而生成一個(gè)周期為20ns，頻率50MHz的方波信號(hào)。第一、二種基本類(lèi)似，第三種比較簡(jiǎn)單，少了一個(gè)initial，放在了always里初始化。

　　三種方法都無(wú)一例外地給clk賦了初值，因?yàn)樾盘?hào)的缺省值為Z，如果不賦初值，則反相后還是Z，時(shí)鐘就一直處于高阻Z狀態(tài)。小編同學(xué)一般選中第一種，看個(gè)人喜歡。

　　根據(jù)復(fù)位方式的不同，rst_n一般有兩種寫(xiě)法：

　　上述兩種代碼的目的基本都是延時(shí)復(fù)位，但一個(gè)異步復(fù)位，一個(gè)同步復(fù)位，用途不同，小編同學(xué)一般使用異步復(fù)位。

　　最后“判斷被測(cè)試設(shè)計(jì)的輸出相應(yīng)是否滿足設(shè)計(jì)要求”。首先介紹最常用的兩個(gè)系統(tǒng)任務(wù)函數(shù)$stop和$finish。$stop代表暫停仿真后返回軟件操作主窗口，將控制權(quán)交給user;$finish代表終止仿真后關(guān)閉軟件操作主窗口。其他任務(wù)函數(shù)如$monitor、$display 、$time、$fwrite等也比較重要，用到的時(shí)候再一一介紹。為直觀介紹，使用一個(gè)例程來(lái)描述，下面是加法器的RTL代碼及Testbench：

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　　注意了clk、rst_n后，其他端口根據(jù)需要相應(yīng)加測(cè)試信號(hào)即可，然后把RTL代碼及Testbench添加到Modelsim仿真觀察輸出波形等，以驗(yàn)證RTL代碼的正確與否，若與預(yù)期相符則驗(yàn)證結(jié)束，反之則修改代碼至與預(yù)期相符。

　　好了，Testbench就寫(xiě)到這里，但沒(méi)有結(jié)束，實(shí)踐是檢驗(yàn)真理的唯一標(biāo)準(zhǔn)，下一篇將結(jié)合Modelsim，以可視化的方式繼續(xù)探討Testbench，深入了解仿真的意義。