本文將對源同步定時如何優(yōu)化高速接口時序裕量進行討論。時序預(yù)算是對系統(tǒng)正常工作所需時序參數(shù)或時序要求的計算。為了使同步系統(tǒng)正常工作，其時序需求必須在一個時鐘周期內(nèi)滿足。對時序的預(yù)算涉及到許多因素，包括對保持時間和最大工作頻率的要求。通過時序預(yù)算，可以發(fā)現(xiàn)傳統(tǒng)定時方法的局限性。

　　圖1顯示了一個標準定時系統(tǒng)。在該圖中，一個存儲器控 制器與一個SRAM連接。SRAM和存儲器控制器都從同一個時鐘源接收時鐘信號。假設(shè)這里有意使時鐘信號電路與電路延遲相匹配，相關(guān)時序參數(shù)如下(圖 2)：存儲器控制器tSU(建立時間)、存儲器控制器tH(保持時間)、主板電路tPD(傳輸延遲)、SRAM tCO(時鐘到輸出的延遲)、SRAM tDOH(輸出數(shù)據(jù)的保持時間)、時鐘發(fā)生器tSKEW(時鐘偏移)、時鐘發(fā)生器tJIT(周期抖動)以及時鐘發(fā)生器tCYC(周期時間)。

　　如果考慮最壞情況下的輸入建立時間、時鐘到輸出的延遲、傳輸延遲、時鐘偏移和時鐘抖動，通過計算最高頻率就可以得到系統(tǒng)的最小周期時間。最高頻率計算如下：

　　tCO(max, SRAM) + tPD(max) + tSU(max, CTRL) + tSKEW(max, CLK) + tJIT(max, CLK) < tCYC

　　通過計算保持時間可發(fā)現(xiàn)系統(tǒng)輸出數(shù)據(jù)太快，影響了系統(tǒng)接收器件的輸入保持時間。這樣，最壞情況將發(fā)生在數(shù)據(jù)最早輸出的時候。計算公式如下：

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　　tCO(min, SRAM) + tPD(min) - tSKEW(min, CLK) - tJIT(min, CLK) > tH(max, CTRL)

　　現(xiàn) 在讓我們假設(shè)SRAM和存儲器控制器的時序參數(shù)值 為：tSU=0.5ns;tH=0.4ns;tCO=0.45ns;tDOH*=-0.45ns;tSKEW=±0.2ns;tJIT=±0.2ns。在 這種情況下，我們將使用帶有雙倍數(shù)據(jù)速率(DDR)接口的高速SRAM，SRAM在每個時鐘的上升沿和下降沿驅(qū)動數(shù)據(jù)。

　　*tDOH < 0意味著在下一個時鐘上升沿/下降沿前數(shù)據(jù)已變得無效。所需的最小保持時間計算如下：

　　tDOH + tPD - tSKEW - tJIT > tH

　　-0.45 ns + tPD - 0.2 ns - 0.2 ns > 0.4 ns

　　-0.85ns + tPD > 0.4 ns

　　tPD > 1.25 ns

　　假設(shè)FR4電路板上走線的傳輸延遲為160ps/英寸。SRAM到存儲器控制器的走線長度至少有7.82 in。tPD取1.2ns，最大工作頻率可計算如下。因為SRAM有一個DDR接口，所以時序預(yù)算是基于半個時鐘周期：

　　tCO + tPD + tSU + tSKEW + tJIT < tCYC/2

　　0.45ns+1.25ns+0.5ns+0.2ns+0.2ns

　　2.6ns

　　5.2ns

　　192MHz>fCYC

　　在FR4電路板上走線的長度為7.82英寸和典型時序參數(shù)的前提下，可滿足工作頻率可高達192MHz時的時序預(yù)算要求。對于那些板空間有限的系統(tǒng)，7.82英寸的最小走向長度約束就成了系統(tǒng)難以滿足的一個要求。

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　　如 果無法增加走線延遲，那么通過使用延遲鎖定環(huán)/鎖相環(huán)(DLL/PLL)對時鐘信號進行移相以更早地捕獲數(shù)據(jù)，存儲器控制器可以滿足保持時間的要求(圖 3)。存儲器控制器將必須用系統(tǒng)時鐘信號來重新同步捕獲的數(shù)據(jù)。使用這個方法將會引入額外的PLL/DLL抖動，這會降低系統(tǒng)的最大工作頻率。有了這個附 加的PLL延遲后，所需的最小保持時間就變?yōu)椋?/p>

　　tDOH + tPD(trace) + tPLL/DLL_DELAY - tSKEW - tJIT > tH

　　tCO + tPD + tSU + tSKEW + tJIT + tJIT_PLL/DLL < tCYC/2

　　其中，tJIT_PLL/DLL是由PLL引入的延遲。即使使用最快的SRAM和ASIC/FPGA，時鐘偏移、時鐘抖動和電路傳輸延遲也會很明顯地限制系統(tǒng)性能。

　　如 前所述，如果使用FR4電路板，走線延遲約為160ps/英寸。鑒于很高頻率下數(shù)據(jù)有效窗口已變?yōu)?ns(例如對250MHz的DDR器件而言)甚至更 小，這個數(shù)字是非常重要的。時鐘信號之間的偏移也會顯著減小時序裕量。我們將會看到源同步時鐘可以明顯減少傳輸延遲、偏移和抖動，使時序收斂更容易達到。

　　源同步定時的優(yōu)點

　　在 典型的源同步處理中，與每個數(shù)據(jù)字相關(guān)聯(lián)的時鐘上升沿被發(fā)送出來(DDR存儲器每個時鐘周期可能有多個數(shù)據(jù))，接收器件使用這個時鐘上升沿來鎖存數(shù)據(jù)，然 后再將數(shù)據(jù)與主時鐘或公用時鐘同步。由同一個器件對時鐘信號和數(shù)據(jù)/控制信號進行同步后傳送，實際上就消除了主板電路信號相對時鐘信號的傳輸延遲。

　　但是采用源同步定時就需要考慮不同的主板布線。在一個帶有獨立時鐘發(fā)生器的系統(tǒng)中，該時鐘發(fā)生器為多個器件提供時鐘信號，首要的問題是電路長度的設(shè)計應(yīng)使所有的時鐘沿同時到達器件，這可能需要延長連接時鐘發(fā)生器旁邊器件的走線長度。

　　采用源同步的方法，主要的問題是通過匹配輸出時鐘和數(shù)據(jù)信號的走線長度來保持時鐘和數(shù)據(jù)之間的相位對準。如果走線正確匹配，相對時鐘信號的數(shù)據(jù)傳輸延遲就不復(fù)存在了。