1、引言

新一代移動(dòng)通信技術(shù)5G通信正在如火如荼的推進(jìn)當(dāng)中，5G相比4G帶來(lái)了數(shù)據(jù)流量和傳輸速率的大幅度提升，其典型用戶(hù)數(shù)據(jù)速率將提升10~100倍，峰值速率可達(dá)10 Gbit/s? 。高速的數(shù)據(jù)傳輸速率給傳統(tǒng)的雙絞線(xiàn)傳輸介質(zhì)帶來(lái)了巨大壓力，而光纖通信具有傳輸速度快、損耗低、容量大等特點(diǎn)， 非常適用于高速數(shù)據(jù)傳輸，不過(guò)光纖接口相比于傳統(tǒng)網(wǎng)絡(luò)傳輸介質(zhì)的接口也更為復(fù)雜。由愛(ài)立信，華為，NEC，西門(mén)子和北電組成的通用無(wú)線(xiàn)接口聯(lián)盟規(guī)定了CPRI協(xié)議標(biāo)準(zhǔn)，CPRI作為通用公共無(wú)線(xiàn)接口提供了無(wú)線(xiàn)控制設(shè)備（REC）與無(wú)線(xiàn)設(shè)備（RE）之間的通信標(biāo)準(zhǔn)，通用的開(kāi)放標(biāo)準(zhǔn)極大節(jié)約了產(chǎn)品成本，提高了其通用性和靈活性，有效地解決了5G通信下數(shù)據(jù)的高速傳輸需求。因此，基于CPRI協(xié)議的高速光纖接口研究具有重要的價(jià)值與意義。

本文采用Xilinx公司的Virtex6系列芯片與高性能DSP處理器相結(jié)合，設(shè)計(jì)出可控制4個(gè)光口收發(fā)的控制板?？刹捎没丨h(huán)測(cè)試方法對(duì)光口收發(fā)狀態(tài)進(jìn)行測(cè)試，構(gòu)成一套可實(shí)現(xiàn)多級(jí)速率、數(shù)據(jù)收發(fā)狀態(tài)實(shí)時(shí)分析的高速光纖接口板卡。

2、CPRI協(xié)議概述

CPRI協(xié)議定義了物理層（Layer 1）和數(shù)據(jù)鏈路層（Layer 2），其中物理層包括電學(xué)傳輸接口和光學(xué)傳輸接口，數(shù)據(jù)鏈路層支持同向和正交數(shù)據(jù)、廠商特定信息、以太網(wǎng)、高級(jí)數(shù)據(jù)鏈路控制以及L1帶內(nèi)協(xié)議 ［2］ ，其基本結(jié)構(gòu)如圖1所示。

CPRI協(xié)議支持從614 Mbps到9830 Mbps的多級(jí)速率等級(jí)，目前市場(chǎng)上的專(zhuān)用高速接口芯片很少能夠支持CPRI的9830 Mbps速率等級(jí)，而支持該速率等級(jí)的FPGA型號(hào)較多，故本文選用性?xún)r(jià)比較高的Virtex6系列FPGA芯片。CPRI協(xié)議能夠有效處理REC與RE或RE與RE之間的光纖連接，其可將數(shù)條并行CPRI數(shù)據(jù)鏈路進(jìn)行串行化處理，從而實(shí)現(xiàn)光纖的超高速傳輸，CPRI協(xié)議模塊間的關(guān)系如圖2所示。

3、高速光口控制板設(shè)計(jì)

3.1 硬件架構(gòu)設(shè)計(jì)

本文所要研究的高速光纖接口基于Virtex6系列FPGA芯片與高性能DSP處理器所設(shè)計(jì)的控制板，光口傳輸速率高達(dá)10Gb/s。控制板能通過(guò)預(yù)留的主控接口與上位機(jī)之間通信，并通過(guò)DSP來(lái)控制數(shù)據(jù)的收發(fā)， FPGA來(lái)控制光口的通信以及數(shù)據(jù)的整理功能，整個(gè)控制板的基本架構(gòu)如圖3所示。

控制板包含四個(gè)光收發(fā)模塊，分別由一個(gè)DSP和一個(gè)FPGA控制兩個(gè)光收發(fā)模塊，DSP具有較高的工作頻率，其內(nèi)部集成了網(wǎng)絡(luò)MAC接口，外接一個(gè)物理層芯片就可以實(shí)現(xiàn)高達(dá)千兆的網(wǎng)絡(luò)通信。本文介紹的控制板基于多核數(shù)字信號(hào)處理器TMS320C6678，可實(shí)現(xiàn)單個(gè)芯片連接兩個(gè)千兆網(wǎng)口，這兩個(gè)網(wǎng)口可以各自獨(dú)立傳輸數(shù)據(jù)，也可以聯(lián)合傳輸數(shù)據(jù)，提高了實(shí)際的數(shù)據(jù)傳輸速率。FPGA與DSP之間可通過(guò)FIFO進(jìn)行速率匹配，本文中控制板選用Xilinx公司型號(hào)為XC6VSX315T的FPGA作為主控芯片用來(lái)控制光纖接口的主要功能，主要功能是完成光收發(fā)模塊的使能控制、光傳輸?shù)逆溌饭芾硪约皵?shù)據(jù)傳輸?shù)目刂?，同時(shí)XC6VSX315T包含豐富的Slices及多個(gè)用戶(hù)I/O，可以滿(mǎn)足控制板的電路設(shè)計(jì)要求和后期擴(kuò)展與增強(qiáng)功能的設(shè)計(jì)，XC6VSX315T還包含5組GTX數(shù)據(jù)收發(fā)接口，每組GTX通道的傳輸速率最快可達(dá)6.6 Gb/s，可以滿(mǎn)足光纖接口的高速率要求 ［3］ 。此外，控制板還設(shè)計(jì)了主控接口，用于實(shí)現(xiàn)與上位機(jī)之間的通信，設(shè)計(jì)調(diào)試接口用于控制與調(diào)試，設(shè)計(jì)接插件接口用于外接其它接插件，很好的提高了其靈活性與可擴(kuò)展性。

整個(gè)控制板基于VPX架構(gòu)，主體芯片除兩片DSP及兩片Virtex-6 FPGA外，還包括1個(gè)RapidIO Switch。每片F(xiàn)PGA通過(guò)EMIF總線(xiàn)連接一片DSP，預(yù)留的調(diào)試接口可插接FMC子卡，F(xiàn)PGA可連接FMC子卡進(jìn)行調(diào)試。FPGA芯片外掛接2簇32 bit DDRIII SDRAM，最大容量支持2 GB。FPGA與DSP進(jìn)行的所有信號(hào)處理均通過(guò)SRIO連接板上一片8端口SRIO交換芯片。DSP芯片外掛最大容量支持2 GB的DDRIII SDRAM。兩片DSP之間通過(guò)HyperLink進(jìn)行高速直接互聯(lián)。兩片F(xiàn)PGA之間通過(guò)GTX以及若干LVDS信號(hào)互聯(lián)?？刂瓢逶O(shè)計(jì)符合工業(yè)級(jí)要求，其主體芯片架構(gòu)如下圖所示。

3.2 軟件架構(gòu)設(shè)計(jì)

高速光纖接口控制板由FPGA作為主控芯片來(lái)控制光纖接口的主要功能，本次設(shè)計(jì)采用FPGA與CPRI的結(jié)合來(lái)實(shí)現(xiàn)光口的多級(jí)速率，控制工程采用Verilog硬件描述語(yǔ)言來(lái)作為設(shè)計(jì)語(yǔ)言，Verilog語(yǔ)言因其簡(jiǎn)單易讀，穩(wěn)定可靠等優(yōu)越性逐漸發(fā)展成為目前使用最為廣泛的硬件描述語(yǔ)言。使用Verilog描述硬件的基本設(shè)計(jì)單元是模塊，通過(guò)模塊的相互連接調(diào)用來(lái)實(shí)現(xiàn)復(fù)雜的電子電路，模塊中可以包括組合邏輯部分的邏輯電路圖、邏輯表達(dá)式、邏輯系統(tǒng)所完成的邏輯功能以及過(guò)程時(shí)序部分 ［4］ 。本文使用Xilinx Vivado 2017.2集成開(kāi)發(fā)環(huán)境來(lái)實(shí)現(xiàn)高速光纖接口控制板的功能設(shè)計(jì)。

本文采用標(biāo)準(zhǔn)的FPGA的邏輯設(shè)計(jì)的基本方式，模塊化相應(yīng)的功能，根據(jù)功能進(jìn)行模塊劃分可分為時(shí)鐘管理模塊、數(shù)據(jù)控制與監(jiān)測(cè)模塊和CPRI IP核的調(diào)用模塊三個(gè)模塊，另外還有頂層模塊負(fù)責(zé)調(diào)用各子模塊以及數(shù)據(jù)接口。

控制板的主控芯片主要實(shí)現(xiàn)部分有：頂層模塊（cpri_1_example_design），全局時(shí)鐘管理模塊（clk_wiz_0_i： clk_wiz_0），數(shù)據(jù)監(jiān)測(cè)模塊（ila_0_i： ila_0），光口數(shù)據(jù)控制與產(chǎn)生模塊（iq_tx_gen_i： iq_tx_gen），光口數(shù)據(jù)接收模塊（iq_rx_clk_i： iq_rx_chk），以及工程約束文件（cpri_1_example_design.xdc）等。

FPGA內(nèi)部CPRI在發(fā)送端完成8 B/10 B編碼和并串轉(zhuǎn)換，在接收端完成8 B/10 B解碼和串并轉(zhuǎn)換。通過(guò)調(diào)用監(jiān)測(cè)模塊設(shè)置的監(jiān)測(cè)腳可以觀測(cè)時(shí)鐘狀態(tài)及光口數(shù)據(jù)的收發(fā)狀態(tài)。發(fā)送模塊中，CPRI的標(biāo)準(zhǔn)16位數(shù)據(jù)拆分為高8位和低8位，使用FPGA的DDR模塊將兩部分?jǐn)?shù)據(jù)拼接成DDR數(shù)據(jù)發(fā)送出去；接收模塊將收到的DDR數(shù)據(jù)并行傳輸給FPGA，經(jīng)過(guò)同步與拼接后得到16位的CPRI數(shù)據(jù)，最后數(shù)據(jù)傳給CPRI模塊來(lái)進(jìn)行解幀處理。

本次的光口數(shù)據(jù)傳輸過(guò)程中使用的CPRI協(xié)議已經(jīng)驗(yàn)證是穩(wěn)定可靠的傳輸協(xié)議，并封裝成可直接調(diào)用的IP核，該協(xié)議核內(nèi)部封裝了高速串行數(shù)據(jù)接口硬核，可編程邏輯器件通過(guò)綁定GTX通道進(jìn)行數(shù)據(jù)的收發(fā)交互。單個(gè)GTX通道的數(shù)據(jù)傳輸速率可實(shí)現(xiàn)多個(gè)速率級(jí)別，最高可達(dá)將近10 Gbit/s，根據(jù)不同的需求可以多個(gè)通道的組合使用，從而可實(shí)現(xiàn)幾十Gbit速率甚至上百Gbit速率的數(shù)據(jù)傳輸，在實(shí)驗(yàn)測(cè)試中，所調(diào)用的CPRI核可以方便的設(shè)置多個(gè)等級(jí)的CPRI線(xiàn)性速率，從而可以很好的研究光口在不同速率下的收發(fā)狀態(tài) ，下圖所示為可調(diào)用的CPRI協(xié)議的IP核界面。

4、高速光纖接口測(cè)試

本文采用光口回環(huán)測(cè)試方法對(duì)高速光纖通信系統(tǒng)進(jìn)行測(cè)試，使用光模塊和光纖線(xiàn)纜將一個(gè)或多個(gè)光收發(fā)模塊構(gòu)成回環(huán)，通過(guò)數(shù)據(jù)監(jiān)測(cè)模塊設(shè)置的監(jiān)測(cè)腳觀測(cè)光口的收發(fā)狀態(tài)進(jìn)行分析。SFP+光收發(fā)一體模塊包含兩個(gè)光纖接入端口，分別可用作發(fā)射端口與接收端口，并且體積小、易插拔，能夠很好的滿(mǎn)足本文的測(cè)試要求。為提高測(cè)試精度及測(cè)試效率，本文分別采用單光口自回環(huán)連接方式及三個(gè)光口構(gòu)成回環(huán)連接方式進(jìn)行測(cè)試，連接方法如下圖所示。

為了驗(yàn)證光纖通信系統(tǒng)能否滿(mǎn)足5G通信的高速率傳輸要求以及數(shù)據(jù)傳輸?shù)目煽啃?，本文分別就6.144 Gbps和9.83 Gbps兩個(gè)CPRI速率等級(jí)進(jìn)行了測(cè)試。首先在測(cè)試文件中定義了一個(gè)數(shù)據(jù)產(chǎn)生模塊，發(fā)送端產(chǎn)生的測(cè)試數(shù)據(jù)通過(guò)光模塊端口輸出，經(jīng)過(guò)光纖回環(huán)到另一個(gè)光模塊端口。數(shù)據(jù)監(jiān)測(cè)模塊定義了發(fā)射端監(jiān)測(cè)腳和接收端監(jiān)測(cè)腳分別用來(lái)監(jiān)測(cè)發(fā)射端口與接收端口的數(shù)據(jù)狀態(tài)。在6.144 Gbit/s速率下，定義16位數(shù)據(jù)監(jiān)測(cè)腳，在9.83Gbps速率下定義32位數(shù)據(jù)監(jiān)測(cè)腳。

采用Vivado 2017.2軟件中的BehavioralSimulation進(jìn)行仿真驗(yàn)證，經(jīng)驗(yàn)證，兩種速率等級(jí)下光纖通信系統(tǒng)均能正常收發(fā)數(shù)據(jù)，并且滿(mǎn)足5G通信的基本指標(biāo)。

5、結(jié)論

本文為滿(mǎn)足5G高速通信需求，設(shè)計(jì)了一種基于CPRI協(xié)議的高速光纖接口控制板，該控制板具有高性能的數(shù)據(jù)處理能力和高速的傳輸通信能力。通過(guò)在6.144 Gbps和9.83 Gbps兩個(gè)速率等級(jí)下的測(cè)試驗(yàn)證，高速光纖接口控制板具有較好的穩(wěn)定性與可靠性，并且滿(mǎn)足5G通信的基本指標(biāo)。該高速光纖接口控制板可用于5G信號(hào)發(fā)生器與5G信號(hào)測(cè)試裝置等設(shè)備的研究和開(kāi)發(fā)，對(duì)5G通信技術(shù)的發(fā)展與普及具有重大意義。

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