問：我在ISE4.1中，用fpga?express?verilog編譯的某些文件，用modelsimxe只能前仿，不能后仿，不知5.1i是否有改進?

答：?4.1i支持用Modelsim?XE實現(xiàn)行為級仿真和時間仿真，5.1I也同樣。請用熱線（[email protected]）打開一個例子并在4.1i/Modelsim?XE運行時間仿真以解決你的問題。

問：和5.1結(jié)合比較好的驗證工具除了Modelsim外，PC機上可運行的有什么？?

答：所有能接受Verilog/VHDL文件的仿真器都能使用。但我們推薦使用Modelsim仿真器，因為Modelsim把ISE輸出的.doc文件用做腳本，此外，Modelsim?XE專為Xilinx器件提供了預編譯的庫。?

問：ISE在綜合的時候，把很多中間信號、特別是組合邏信號都綜合掉了(或改名了)，這樣在后仿的時候造成了很大的不便，請問如何避免這一問題？?

答：可以使用Keep?Hierachy?選項并且在你的綜合工具以及我們的布局布線工具里保持網(wǎng)絡名選項，這樣就可以在你的設計里看見和你以前的同樣的網(wǎng)絡名。要獲得更多的幫助，可以同你的FAE或者在網(wǎng)上發(fā)EMAIL給[email protected]。?

問：Data2BRAM可以簡化哪些工序？?

答：Data2BRAM?提供了一種簡便的方法用以修改BlockRAM的內(nèi)容而不需要預編譯你的整個設計。Data2BRAM的創(chuàng)建可以方便地把CPU軟件鏡象同F(xiàn)PGA的位數(shù)據(jù)流相結(jié)合并且可以從BlockRAM的內(nèi)部地址空間執(zhí)行軟件。當你用Xilinx的Microblaze?的軟CPU核或VirtexIIPro的內(nèi)嵌PowerPC核進行設計時這一點尤其有用。?

問：毛刺有何比較好的消除方法。實現(xiàn)加法，利用ieee.std_logic_signed.all中的'+'，a<；=b+c；是否是最佳方案。還是需要另外自己編加的程序。流水線如何實現(xiàn)？?

答：在組合邏輯電路的設計中毛刺主要來源于多個輸入信號的同時變化，同步設計中毛刺的最大影響是你的時鐘信號上有毛刺。為了避免這種現(xiàn)象，通常的做法就是使用帶時鐘使能的FF以去除任何的門時鐘設計。?

問：請問用ISE5.1i,在設計中要注意的主要的問題是什么?如何更好地發(fā)揮系統(tǒng)的優(yōu)勢？?

答：下面是一些通常需要注意的規(guī)則：
總是使用同步設計；
不要使用門時鐘；
總是使用全局時鐘緩沖來路由時鐘信號；
在RTL（寄存器傳輸級）寫可綜合的HDL代碼。避免使用抽象的行為級模型；
總是使用時間約束以保證性能。?

問：ISE?5.1i是否可以使用MATLAB6.5來做仿真？?

答：我假定你正在從事DSP的設計并且使用Matlab和Xilinx?System?Generator進行數(shù)字信號處理。你可以使用Matlab/Simulink和System?Generator編譯你的DSP模型并做系統(tǒng)級仿真，那樣的話從System?Generator你就能生成可綜合的VHDL代碼用于Xilinx后端布線工具。?

問：請較詳細地介紹所謂的增量設計技術(shù)?

答：增量設計，作為一個流程，能夠極大地減少布局布線時間并且當對一個近似完整的設計作小的變動時可以保持整個系統(tǒng)的性能。它需要整個設計遵循一個非常好的層次化設計規(guī)則以確保這個設計被分配進各個獨立的邏輯分組里。每一個邏輯分組在Xilinx的FPGA里受到約束以使之只占有自己的空間。在設計中當對其中之一的邏輯分組做改動時，一個增量設計流程可以確保未做改動的邏輯分組在進行綜合輸出時不變化。接著布線工具對改動了的邏輯分組（在它被指定的區(qū)域里）重新進行布局布線，而未改動的邏輯分組則繼續(xù)以前的布局布線結(jié)果。通過保持以前未改動邏輯分組的結(jié)果，這些邏輯分組的性能得以保持并整個設計的布局布線時間得以削減。當調(diào)試整個設計時就為設計人員節(jié)省了寶貴的時間。要了解更多的關(guān)于增量設計流程的細節(jié)請參考Xilinx?應用文檔XAPP418。?

問：請問在ISE5.1中怎么使用命令行方式？比如用命令ngdbuild?-p?xcv300bg432-4?bram2048x8.edn，在什么地方使用這個命令？?

答：ISE實際上是一個殼程序以執(zhí)行命令行方式的程序。當在ISE中進行Translate?時會調(diào)用Ngdbuild。如果你對我們的命令行工具流程熟悉的話，你也可以不使用ISE的GUI而從OS的命令解釋器窗口來運行ngdbuild。?

問：ISE5.1i?與ISE4.x相比在使用vhdl方面有什么提高(速度，優(yōu)化能力)？支持verilogHDL嗎?有沒有與pcb工具交互的能力？比如采用FPGA引腳很多，有時需要修改原理圖（即floorpin?editor）重新與引腳匹配，有沒有直接在pcb上修改網(wǎng)表導入ISE5.1i?驗證能否這樣修改的功能？?答：ISE5.1I是我們最新的軟件版本，同以前的版本相比在速度和性能方面相比有許多改進，對Verilog?HDL是肯定支持的?，F(xiàn)在我們不提供任何同PCB布線工具的接口，不過在5.1i中你可以使用PACE用圖形化的方式進行管腳分配。?

問：Xilinx?ISE5.1集成綜合環(huán)境中，能支持的綜合工具有哪些？如amplify能在環(huán)境中直接調(diào)用嗎？另外，什么叫真正的增量式設計？我在網(wǎng)上看到許多Altera公司的一些設計技巧文檔，我想知道XILINX公司有類似的文檔嗎，如何獲得？?

答：ISE5.1i支持大多數(shù)商業(yè)化的綜合工具，包括Leonardo,?FPGA?CompilerII以及Synplify?Pro。因為Amplify的接口同Synplify?Pro相同，我們肯定支持這種工具。如果要了解的更詳細可以發(fā)MAIL至[email protected]。對于TRUE，Xilinx的增量設計能夠確保邏輯分組的時間性能不改變。

問：請問//?synopsys?translate_off?//?synopsys?translate_on這類的語句是不是只支持synopsys?公司的仿真軟件？我用synplify怎么使用這類語句？?

答：synopsys的translate?off/on原語特用于Synopsys工具。它同Synplicity工具的約束相似。

問：能否在ISE?5中加進自己開發(fā)的IP？如何操作？?

答：在ISE5.1i中有一個宏編譯器特色，它允許用戶設計和編譯他們自己的RPM并且集成到他們自己的設計中，這可以在FloorPlanner中實現(xiàn)。?

問：驗證技術(shù)在設計中很重要。能否詳細介紹一下，ISE?5中的邏輯功能驗證和時序的驗證有何新的突破？?

答：在設計FPGA中驗證技術(shù)變得越來越重要。Xilinx同他的合作伙伴越來越緊密的合作以發(fā)展我們的驗證技術(shù)，Xilinx同MTI合作提供MXEII用以仿真。Xilinx也同Synopsys和一些類似的供應商合作以及確保ISE同其它一些工具的連接更順暢，這樣做客戶能夠接觸到藝術(shù)級的技術(shù)。?

問：1.ISE5.1i?和?ISE4.1i?相比有哪些優(yōu)點？2.ISE5.1i?價格是多少？支持哪些型號芯片？3.ISE5.1i?提供哪些綜合器接口，你們建議我們選用哪種綜合器?謝謝！?

答：ISE5.1i是Xilinx推出的具有ASIC-strength的設計工具，它充分發(fā)掘了VirtexⅡPro系列芯片的潛力；Virtex-II?Pro?系列芯片的密度是從40,000門到8,000,000門。同4.1i相比，設計人員在編譯時所花的時間得到了成倍提高（從100,000/min增加到200,000門/min）并且在器件速度上增加了40%。此外，用戶能夠盡早的也就是在芯片發(fā)布前幾個月就提前了解到Xilinx?FPGA產(chǎn)品的更高級器件的結(jié)構(gòu)，比如說Virtex-II?Pro器件。ISE5.1i使得邏輯用戶能夠在使用新的關(guān)鍵特色而承擔較小的風險以提前完成他們的設計，比如說1）真正的增量設計，它使得即使最后一分鐘的設計變化也不會對整個設計計劃增加風險，它保持了未改動模塊的性能并加速了設計編譯時間，2）高級管腳分配和區(qū)域約束編輯器（PACE）管理工具，它簡化了對器件IO的指標要求，這包括交互式電壓分區(qū)和差分對識別的指導思想3）結(jié)構(gòu)向?qū)?，它簡化了最高級的多兆位串?a target="_blank">收發(fā)器的設計以及在片時鐘管理能力4）宏編譯器，它通過使用物理IP實現(xiàn)及保持布局信息使得代碼可以得到重用。?

問：作為設計人員用ISE5.1I怎樣運用高層的抽象模式定義系統(tǒng)來達到設計的預定要求?謝謝?

答：Xilinx花了很多精力用以增強高級結(jié)構(gòu)綜合，這意味著我們原提供工具能夠支持"C"或"Java"的設計入口。通過指定你的設計在那個級別上，我們的工具能幫助用戶在做邏輯綜合時在結(jié)構(gòu)上得到折中。如果你感興趣的話，，你可以訪問我們的網(wǎng)站或是同我們的產(chǎn)品支持FORGE聯(lián)系。?

問：綜合時，要求綜合器一定要綜合的邏輯部分要添加什么語句?

答：你能夠使用綜合的translate?off和translate?on陳述來排除你不希望綜合的那一部分。

問：怎樣在constraints對時序進行約束？?

答：你能夠在一個.UCF文件或者是通過約束編輯器GUI寫你的時間約束?？梢栽谖覀兊木W(wǎng)站support.xilinx.com?->；?Tech?Tips?->；?Timing?&；?Constraints.上找到更多的使用這些時間約束的信息，Getting?Started里有很多的學習使用時間約束的有用信息。?

問：使用ISE進行FPGA設計需要了解XILINX的FPGA片子的內(nèi)部結(jié)構(gòu)么？?

答：在開始使用ISE進行你的設計時你不需要對FPGA的結(jié)構(gòu)做深層次的了解，你可以用HDL寫出所有的邏輯而不需要任何的關(guān)于結(jié)構(gòu)初始化的信息。

不過，如果你對FPGA的結(jié)構(gòu)有一定的了解你可以獲得更好的邏輯效率，通過使用特定的資源比如說內(nèi)嵌乘法器和移位寄存器，你能夠通用邏輯資源的使用。?