基于Verilog-HDL的軸承振動噪聲電壓峰值檢測

摘要：介紹模擬峰值電壓的檢測方式，敘述基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結合所實現(xiàn)的數(shù)字式快速軸承噪聲檢測方法，給出相關的Verilog-HDL主模塊部分。

關鍵詞：峰值檢測傳感器 Verilog-HDL A/D轉(zhuǎn)換器

引言

在軸承生產(chǎn)行業(yè)中，軸承振動噪聲的峰值檢測是一項重要的指標。以往，該檢測都是采用傳統(tǒng)的模擬電路方法，很難做到1：1地捕捉和保持較窄的隨機波形的最大正峰值。本文敘述了基于Verilog-HDL與高速A/D轉(zhuǎn)換器相結合所實現(xiàn)的快速軸承噪聲檢測方法。

1 振動噪聲電壓峰值檢測方案的確定

1.1 軸承振動噪聲的產(chǎn)生及檢測

圖1是軸承振動噪聲電壓峰值檢測系統(tǒng)的示意圖。由于加工設備、技術、環(huán)境等因素的影響，生產(chǎn)的軸承都程度不同地帶有傷疤。圖1中，假設某待測軸承有一處傷疤。由于傷痕的存在，軸承在轉(zhuǎn)動過程中，傷疤將與滾珠產(chǎn)生摩擦，從而表現(xiàn)在軸承整個產(chǎn)生微小的振動。這一振動通過加速度傳感器輸出電壓信號，經(jīng)電荷放大器、峰值檢測后，即后得到振動噪聲的峰值電壓。圖2給出了在有傷疤情況下的傳感器輸出電壓波形。

1.2 模擬式的峰值電壓保持電路

以往的軸承振動噪聲峰值電壓檢測，均采用了模擬式的峰值電壓檢測法。圖3示出了由采樣保持電路LF398H構成的該類檢測電路。當噪聲電壓到來后，采樣信號跟隨模擬信號電壓到峰值處，之后采樣脈沖消失，電路處于保持狀態(tài)。保持電容C上即存儲了模擬信號的峰值電壓Vm。要想較快地跟隨輸入電壓Vin的變化，保持電容C的容量就應相對減小；而C的相對減小，又會導致在保持電壓期間，輸出電壓Vout的下降速率加快。這兩者相互矛盾，從而使這種電路難以達到較高的性能。

1.3 數(shù)字式的峰值電壓檢測

模擬式的峰值檢測電路不易做到高速采樣。采橋保持電路經(jīng)長期使用后，多方面的性能會發(fā)生明顯變化，且不易批量化生產(chǎn)；而由數(shù)字電路組成的系統(tǒng)可以做到結構簡單、調(diào)試方便，長期使用不會導致系統(tǒng)性能指標的下降。圖4是一種數(shù)字式的峰值檢測系統(tǒng)的組成方案。它由A/D轉(zhuǎn)換部分和數(shù)字電壓的峰值檢測部分組成，接口電路內(nèi)含微處理器，負責與微機進行數(shù)據(jù)通信和接收來自微機的控制信號，并控制檢測系統(tǒng)的工作。根據(jù)應用對象的不同，A/D轉(zhuǎn)換器的采樣速率可高達上百Msps[1]，并可自帶采樣保持電路。與A/D轉(zhuǎn)換器相接的數(shù)字電壓峰值檢測電路可采用FPGA，其工作速度也中達上百Msps。因此，在信號的處理速度方面兩者都是優(yōu)于傳統(tǒng)的模擬電路方式的。

2 基于Verilog-HDL的峰值電壓檢測方案

2.1 邏輯功能的設計

圖5給出了數(shù)字電壓峰值檢測框圖。圖中除了A/D轉(zhuǎn)換器外，虛線部分所示均為FPGA組成的功能模塊。其功能由Verilog-HDL（HDL：硬件描述語言）來實現(xiàn)[2]。工作原理如下：由A/D轉(zhuǎn)換器取得的數(shù)字電壓送入數(shù)據(jù)緩沖模塊GET_DATA，GET_DATA中的數(shù)據(jù)與來自數(shù)據(jù)存儲模塊DATA_MEM中的數(shù)據(jù)都送入數(shù)據(jù)比較模塊DATA_COMP進行比較。如果X端的數(shù)據(jù)大于Y端的數(shù)據(jù)，比較標志模塊產(chǎn)生標志信號，同時該信號將X端的數(shù)據(jù)打入數(shù)據(jù)存儲模塊DATA_MEM中（系統(tǒng)復位后，DATA_MEM中的數(shù)據(jù)為最小值0），進而實現(xiàn)了保持2個數(shù)據(jù)中較大的一個功能。當振動噪聲電壓經(jīng)A/D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字電壓后，數(shù)據(jù)存儲模塊便依A/D轉(zhuǎn)換的次數(shù)做相應次的比較，最終將噪聲電壓的峰并保持下來。VDOUT為數(shù)字式的峰值輸出電壓。

僅有圖5的邏輯功能框圖還不能方便地用Verilog-HDL來描述。為此將其進一步細化為圖6所示的形式。圖6中虛線框內(nèi)的功能由XC9572（Xilinx公司的產(chǎn)品）實現(xiàn)。圖6中，Vin為模擬電壓的輸入，VDOUT為數(shù)字峰值電壓的輸出，VDOUT、RB1、RB21均與接口電路相接，RB1、RB2受微機的控制。

2.2 時序圖

圖7為圖6所示邏輯電路的時序圖。按照軸承檢測的工藝，當系統(tǒng)復位RB2、啟動脈沖RB1到來后，經(jīng)0.7s的延時，便產(chǎn)生1個寬度為1s的門脈沖G_P。在此期間，A/D轉(zhuǎn)換器連續(xù)轉(zhuǎn)換的數(shù)據(jù)送入數(shù)據(jù)緩沖器GET_DATA，之后進行數(shù)字信號的峰值檢測和保持。A/D轉(zhuǎn)換器在此采用MAX120。該轉(zhuǎn)換器的分辨率為12bit，轉(zhuǎn)換時間為1.6μs。

2.3 邏輯仿真

在硬件電路實現(xiàn)之前，用Verilog-HDL對圖6所示的邏輯電路進行了仿真，圖8即為仿真結果。從仿真結果中可以看出，系統(tǒng)復位后，D_OUT（VDOUT）輸出為0，在1s門脈沖G_P有效期間，GET_DATA接收時鐘GET_DATA_CLK。此間來自A/D轉(zhuǎn)換器的數(shù)字電壓（分別為FROM_ADC=10、15、18、17、4、6、2）相繼輸入至GET_DATA。由于這期間的最大值為FROM_ADC=18，故有D_OUT=18。在門脈沖G_P無效期間，即使有數(shù)據(jù)FROM_ADC=11輸入，仍有D_OUT=0。

2.4 Verilog-HDL主模塊

限于篇幅，這里只將本系統(tǒng)所涉及到的Verilog-HDL的主模塊部分列出：

Module PK_SEL(BUSY,RB1,RB2,FROM_ADC,D_OUT,P_OUT);

input BUSY,RB1,RB2;

output P_OUT;

input [11:0]FROM_ADC;

output [11:0]D_OUT;

wire [11:0]TO_COM;

wire GET_DATA_CLK;

//產(chǎn)生秒脈沖

CNT100 F_4kHz （RB1,BUSY,F_4k）； //分頻

CNT100 F_37Hz （RB1，F(xiàn)_4k，F(xiàn)_37）； //分頻

DELAY_P1 START_DLY （RB2，RB1，F(xiàn)_7，DLY_05S）； //延時0.7s

DELAY_P2 GENE_SPB （RB2，DLY_05S，F(xiàn)_7，SPB）； //延時1s

GETE_GENE GENE_GP （G_P，DLY_05S&RB2，SPB）； //1s的門脈沖

Assign P_OUT=G_P;

//ADC數(shù)據(jù)最大值的比較和檢測

assign GET_DATA_CLK=～BUSY & G_P;

DFF12 GET_DATA（GET_DATA_CLK，F(xiàn)ROM_ADC，TO_COM, ～SPB & RB2); //獲取ADC數(shù)據(jù)

COMP_D DATA_COMP（TO_COM，D_OUT，D_S）； //數(shù)據(jù)比較

DFF12 DATA_MEM（BUSY & D_S，TO_COM，D_OUT，RB1 & RB2）； //數(shù)據(jù)存儲

endmodule

結束語

與模擬式的峰值電壓檢測方式相比，數(shù)字式的檢測方式有著結構簡單、系統(tǒng)開發(fā)周期短等優(yōu)點，而采用Verilog-HDL可以方便地實現(xiàn)欲有的功能。筆者設計開發(fā)的該系統(tǒng)用在了大連科匯軸承儀器有限公司生產(chǎn)的S0910-3型軸承振動測量儀中，并于2001年6月在上海的國際軸承及裝備博覽會上引起了同行的關注。

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設計與驗證，很不錯的一本書，《設計與驗證》以實例講解的方式對HDL語言的設計方法進行介紹。全書共分9章，第1章至第3章主要介紹了Verilog HDL語言的基本概念、設計流程、語法及建模方式等內(nèi)容

2016-10-10 17:04:40

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Verilog HDL設計(進階)

Verilog HDL設計(進階)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL設計(入門)

Verilog HDL設計(入門)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL設計(提高)

Verilog HDL設計(提高)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

基于FPGA Verilog-HDL語言的串口設計

基于FPGA Verilog-HDL語言的串口設計

2017-02-16 00:08:59

從峰值檢測器的角度探討硬件與軟件的平衡

這是一個典型的架構決策：它的功能是在硬件中實現(xiàn)，以及在軟件中實現(xiàn)。這兩部分系列的第1部分著眼于使用比較器作為設計的考慮和權衡。在第2部分中，我們將使用峰值檢測器作為示例。

2017-10-30 17:47:17

Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設計教程

本文檔的主要內(nèi)容詳細介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設計教程。

2018-09-20 15:51:26

如何設計常用模塊的Verilog HDL？

本文檔的主要內(nèi)容詳細介紹的是常用模塊的Verilog HDL設計詳細資料免費下載。

2018-10-16 11:12:54

如何使用Verilog-HDL做CPLD設計的時序邏輯電路的實現(xiàn)

本文檔的主要內(nèi)容詳細介紹的是如何使用Verilog-HDL做CPLD設計的時序邏輯電路的實現(xiàn)。

2018-12-12 16:25:46

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL 設計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設計代碼并能夠進行一些簡單設計的Verilog HDL建模。

2019-02-11 08:00:00

Verilog-HDL深入講解

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。

2019-11-13 07:03:00

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