直接數(shù)字頻率合成（Direct Digital Synthesizer，DDS）作為一種先進(jìn)的信號(hào)產(chǎn)生技術(shù)，與傳統(tǒng)的頻率合成技術(shù)相比，DDS具有分辨率高、轉(zhuǎn)換速度快、功耗低和成本低等優(yōu)點(diǎn)，經(jīng)過(guò)40年的發(fā)展，已被廣泛用于數(shù)字信號(hào)處理、軟件無(wú)線電等領(lǐng)域。在現(xiàn)在的雷達(dá)系統(tǒng)中，高速高寬帶是現(xiàn)行的趨勢(shì)，傳統(tǒng)的并行傳輸技術(shù)由于存在碼間串?dāng)_、串音干擾和直流偏移等缺點(diǎn)，難以滿足高速高帶寬的傳輸要求。目前國(guó)內(nèi)外有關(guān)雷達(dá)高速寬帶信號(hào)接收和恢復(fù)技術(shù)的研究很廣泛，多采用軟硬件相結(jié)合的設(shè)計(jì)方式，系統(tǒng)靈活，同時(shí)滿足信號(hào)實(shí)時(shí)輸出的要求。

　　文中討論的基于AD9957的多波形雷達(dá)信號(hào)恢復(fù)實(shí)現(xiàn)方案，融合了光纖通信、現(xiàn)場(chǎng)可編程門陣列（Field-Programmable Gate Array，FPGA）和DDS等技術(shù)，具有誤碼率低、抗干擾性強(qiáng)、實(shí)時(shí)性強(qiáng)、數(shù)字化、可編程和多功能等特點(diǎn)。

　　1 系統(tǒng)設(shè)計(jì)方案

　　系統(tǒng)的設(shè)計(jì)結(jié)構(gòu)如圖1所示。主要有光纖接收電路、FPGA單元、正交數(shù)字上變頻器（Quadrature Digital Up Conversion，QDUC）及信號(hào)調(diào)理電路組成。光纖傳輸?shù)氖且呀?jīng)被編碼、校驗(yàn)、成幀后的數(shù)據(jù)，其接收電路主要由TLK1501電路完成，負(fù)責(zé)將光電轉(zhuǎn)換后的串行數(shù)據(jù)流轉(zhuǎn)換為并行數(shù)據(jù)。FPGA采用Altera公司帶有收發(fā)器的EP1AGX20CF48416N，完成光纖數(shù)據(jù)的解幀、校驗(yàn)和解碼，剝離出有效的數(shù)據(jù)。同時(shí)，光收發(fā)器也可直接與FPGA連接，增強(qiáng)了系統(tǒng)的靈活性。正交數(shù)字上變頻器（QDUC）采用AD9957實(shí)現(xiàn)，完成基帶信號(hào)的數(shù)字上變頻（Digital Up Convei ter，DUC）和數(shù)模轉(zhuǎn)換（Digital Analog Converter，DAC）。信號(hào)調(diào)理電路將模擬信號(hào)濾波提純。

　　2 TLK1501接口設(shè)計(jì)

　　TLK1501是德州儀器推出的0．6～1．5 Gbit？s-1高速串行器／解串器，內(nèi)部集成了8b／10b編解碼模塊。TLK1501有兩種工作模式，一是收發(fā)模式，二是只發(fā)模式。在收發(fā)模式下，TLK1501的發(fā)送和接收需要嚴(yán)格的同步，如果接收側(cè)斷開，則發(fā)送端自動(dòng)發(fā)送同步碼，直到接收側(cè)重新同步。在只發(fā)模式下，TLK1501只是單向發(fā)送，接收端輸出為高阻態(tài)。在實(shí)際使用中，本系統(tǒng)用到了TLK1501的第一種工作模式，但只用到了TLK1501的接收數(shù)據(jù)功能。在接收數(shù)據(jù)時(shí)，TLK1501的DINRXP／DINRXN管腳上的高速串行數(shù)據(jù)流經(jīng)過(guò)串并轉(zhuǎn)換和10b／8b解碼后恢復(fù)成16 bit并行數(shù)據(jù)，當(dāng)RX_DV為高同時(shí)RX_ER為低時(shí)，在RX_CLK上升沿時(shí)，RXD［15．．0］端口輸出有效數(shù)據(jù)。應(yīng)用中TLK1501的接收時(shí)序如圖2所示。

　　3 AD9957接口設(shè)計(jì)

　　AD9957是正交數(shù)字上變頻器（QDUC）系列中的第3款產(chǎn)品，其將一個(gè)高速、直接數(shù)字頻率合成器（DDS）、一個(gè)高性能高速14位數(shù)模轉(zhuǎn)換器（DAC）、時(shí)鐘乘法器電路、數(shù)字濾波器和其他DSP功能集成在一個(gè)芯片上，可以在有線或無(wú)線通信系統(tǒng)中為數(shù)據(jù)傳輸提供基帶上變頻。AD9957有3種基本的工作模式：QDUC模式、插值DAC模式和單音模式，系統(tǒng)需要用到QDUC模式，如圖3所示。

　　3．1 串行接口設(shè)計(jì)

　　AD9957的配置是通過(guò)同步串行通訊端口實(shí)現(xiàn)的，可以方便地與多種工業(yè)用微處理器接口連接，并兼容多種同步傳輸格式。本設(shè)計(jì)通過(guò)在FPGA內(nèi)部編寫同步串行通訊邏輯實(shí)現(xiàn)對(duì)AD9957的配置。其串行通訊周期分為兩個(gè)階段，第一階段是傳輸指令階段，將指令字寫入AD9957，指令字主要包括要訪問(wèn)的寄存器地址，以及將進(jìn)行的數(shù)據(jù)傳輸是讀操作還是寫操作。第二階段是數(shù)據(jù)傳輸階段，將數(shù)據(jù)從串行端口控制器向串行端口緩沖區(qū)傳輸數(shù)據(jù)，傳輸?shù)腂yte數(shù)取決與要訪問(wèn)的寄存器。其時(shí)序控制圖如圖4所示。

　　3．2 并行接口設(shè)計(jì)

　　AD9957有一個(gè)18位的并行數(shù)據(jù)輸入端口，在QDUC模式下，F(xiàn)PGA將I／Q數(shù)據(jù)基帶數(shù)據(jù)交替的輸入到AD9957內(nèi)部?；鶐?shù)據(jù)的時(shí)鐘PDCLK由AD9957提供，最高支持250 MHz的并行數(shù)據(jù)時(shí)鐘，同時(shí)也是并行數(shù)據(jù)的采樣時(shí)鐘。系統(tǒng)中PDCLK工作在200 MHz。AD9957在TxENABLE的上升沿準(zhǔn)備接收第一個(gè)I字，在PDCLK的有效沿上，第一個(gè)I字被鎖存至器件，PDCLK的下一有效沿鎖存一個(gè)Q字，依次類推。需要特別注意的是：確保向器件中送入偶數(shù)個(gè)數(shù)據(jù)，因?yàn)槠骷仨毑蹲降揭粋€(gè)I字和一個(gè)Q字，然后才能使接收到的數(shù)據(jù)沿著信號(hào)鏈處理。

　　值得注意的是，AD9957的并行數(shù)據(jù)傳輸速度較高，容易發(fā)生調(diào)制數(shù)據(jù)時(shí)序問(wèn)題，會(huì)導(dǎo)致I／Q基帶數(shù)據(jù)相位不平衡等問(wèn)題，嚴(yán)重時(shí)，會(huì)導(dǎo)致調(diào)制數(shù)據(jù)錯(cuò)誤。因此，在進(jìn)行硬件設(shè)計(jì)時(shí)，需嚴(yán)格按照AD9957的并行數(shù)據(jù)傳輸時(shí)序要求操作，必要時(shí)在FPGA內(nèi)部對(duì)時(shí)序進(jìn)行優(yōu)化，以提高數(shù)字正交調(diào)制器的調(diào)制效果。

　　4 系統(tǒng)工作原理

　　FPGA是系統(tǒng)的核心，F(xiàn)PGA從TLK1501中接收數(shù)據(jù)，經(jīng)過(guò)處理后，將有效數(shù)據(jù)送到AD9957并行數(shù)據(jù)輸入端口，由AD9957完成信號(hào)的恢復(fù)。

　　系統(tǒng)中光纖的傳輸速率為1．2Gbit？s-1，在TLK1501中經(jīng)過(guò)10b／8b解碼后，其有效數(shù)據(jù)的傳輸速率為960 Mbit？s-1，經(jīng)過(guò)時(shí)鐘恢復(fù)，數(shù)據(jù)對(duì)齊后，轉(zhuǎn)換為16位并行數(shù)據(jù)輸出，等效并行傳輸速率為60 MHz，因此，F(xiàn)PGA需要為TLK1501提供60 MHz的配置時(shí)鐘。

　　TLK1501中接收到了并行數(shù)據(jù)，在FPGA中需進(jìn)一步的處理，分離出幀命令字，提取有效數(shù)據(jù)，并進(jìn)行CRC校驗(yàn)，其信號(hào)處理流程如圖6所示。