Zynq-7000 AP SoC 設(shè)計(jì)應(yīng)該針對(duì)給 PS eFUSE 完整性造成的潛在影響進(jìn)行評(píng)估。請(qǐng)參見(jiàn)以下部分，了解評(píng)估潛在影響的方法
2017-10-11 14:24:55
10662 
AnDAPT支持為Xilinx Zynq所有的UltraScale+和Zynq-7000 FPGA/SoC供電，包括采用集成、靈活和高效AmP電源管理IC的應(yīng)用定義用例。
2021-05-18 09:48:08991 
請(qǐng)教一下，我在HLS里面要將以下程序生成IP核，C Synthesis已經(jīng)做好了，但是在export RTL的時(shí)候一直在運(yùn)行
int sum_single(int A int B
2023-09-28 06:03:53
大家好，我們是一群學(xué)生在Zynq 7000 AP SoC上做項(xiàng)目。我們已經(jīng)提供了一個(gè)基本代碼，OV7670攝像頭可以捕獲實(shí)時(shí)視頻并將其發(fā)送到電路板。電路板直接在VGA屏幕上顯示視頻。內(nèi)存緩沖區(qū)已用
2020-04-10 09:51:09
。 本書還包括一份教材套裝。該圖書針對(duì)的對(duì)象既包括 Zynq-7000 SoC 新手，也包括有經(jīng)驗(yàn)的設(shè)計(jì)人員，主要章節(jié)包括： 何為 Zynq-7000 SoC？為什么需要 Zynq-7000 SoC
2014-09-04 11:37:18
我正在尋找Zynq-7000 AP SoC CLG400 XC7Z010的有效模量，CTE和Tg。使用您的包裝進(jìn)行SIP的熱機(jī)械建模需要此數(shù)據(jù)。我還想知道最大允許結(jié)溫是多少。
2020-07-30 08:16:38
真隨機(jī)數(shù)發(fā)生器在安全解決方案中起著重要作用。真正的隨機(jī)數(shù)發(fā)生器通常由平臺(tái)支持，例如Exynos 5，OMAP 3,4 SoC系列和飛思卡爾i.MX53。我已經(jīng)閱讀了zynq-7000的TRM，但沒(méi)有找到隨機(jī)數(shù)生成器。 zynq真的不支持RNG嗎？
2020-07-17 14:27:09
ArduZynq 和 TE0726-03M ZynqBerry SBC 中的 Zynq Z-7010 SoC 的 FPGA 容量存在顯著差異。雖然所有 Zynq-7000 SoC 都采用雙核 Arm
2018-08-31 14:43:05
嗨，大家好，我有一個(gè)問(wèn)題，在VIVADO HLS 2017.1中運(yùn)行C \ RTL協(xié)同仿真。我已成功運(yùn)行2014和2016版本的代碼。任何人都可以告訴我為什么報(bào)告NA僅用于間隔
2020-05-22 15:59:30
Zynq-7000 AP SoC ZC706 XC7Z045 Zynq?-7000 FPGA + MCU/MPU SoC 評(píng)估板
2024-03-14 20:42:29
次。HLS工程說(shuō)明時(shí)鐘HLS工程配置的時(shí)鐘為100MHz，案例將該時(shí)鐘用于計(jì)算0.5s間隔時(shí)間進(jìn)行LED2亮滅狀態(tài)控制，生成的IP核亦需接入該時(shí)鐘。如需修改時(shí)鐘頻率，請(qǐng)打開(kāi)HLS工程后點(diǎn)擊，在彈出的界面中
2021-02-24 19:23:30
在尋求獲得來(lái)自處理系統(tǒng)內(nèi)的賽靈思Zynq?-7000全可編程SoC的最大利益，操作系統(tǒng)將讓你更不是一個(gè)簡(jiǎn)單的裸機(jī)解決方案。任何開(kāi)發(fā)ZYNQ SoC設(shè)計(jì)有大量的操作系統(tǒng)可供選擇，并根據(jù)最終應(yīng)用程序，你
2019-10-23 07:44:24
Vivado HLS視頻庫(kù)加速Zynq-7000 All Programmable SoC OpenCV應(yīng)用加入賽靈思免費(fèi)在線研討會(huì)，了解如何在Zynq?-7000 All Programmable
2013-12-30 16:09:34
ZYNQ-7000 ALL PROGRAMMABLE SOC P
2023-03-30 11:54:50
CPUCPU為Xilinx Zynq-7000SOC，兼容XC7Z035/XC7Z045/XC7Z100，平臺(tái)升級(jí)能力強(qiáng)，以下為Xilinx Zynq-7000特性參數(shù)：TLZ7xH-EasyEVM
2022-01-03 07:50:21
你好，我如何啟用自定義IP的中斷。我使用vivado HLS生成了IP。中斷線連接到ZYNQ的中斷端口。以下是設(shè)備樹(shù){amba_pl：amba_pl {＃address-cells
2020-05-01 16:46:48
Vivado HLS中可以使用三種語(yǔ)言進(jìn)行設(shè)計(jì)開(kāi)發(fā)，分別是 C、C++ 和 SystemC。其中C語(yǔ)言是一種非常通用的面向過(guò)程的編程語(yǔ)言，我們在《正點(diǎn)原子ZYNQ嵌入式開(kāi)發(fā)指南》中均是使用C語(yǔ)言進(jìn)行
2020-10-10 16:44:42
對(duì)設(shè)計(jì)出來(lái)的IP核進(jìn)行驗(yàn)證。7.3HLS設(shè)計(jì)我們在電腦中的“F:\ZYNQ\High_Level_Synthesis”目錄下新建一個(gè)名為ov5640_sobel的文件夾，作為本次實(shí)驗(yàn)的工程目錄。然后打開(kāi)
2020-10-13 17:05:04
的IP核。在本章我們通過(guò)按鍵控制LED實(shí)驗(yàn)，來(lái)學(xué)習(xí)如何使用Vivado HLS工具生成一個(gè)帶有輸入和輸出接口的IP核，并學(xué)習(xí)Vivado HLS工具仿真平臺(tái)的使用，以及在Vivado中對(duì)綜合結(jié)果進(jìn)行驗(yàn)證
2020-10-10 16:54:25
到領(lǐng)航者開(kāi)發(fā)板上進(jìn)行驗(yàn)證。我們在《領(lǐng)航者ZYNQ之嵌入式開(kāi)發(fā)指南》第一章“Hello World實(shí)驗(yàn)”中詳細(xì)介紹了如何使用Vivado創(chuàng)建工程，以及如何使用IP集成器（IP INTEGRATOR）創(chuàng)建
2020-10-10 16:48:25
對(duì)設(shè)計(jì)出來(lái)的IP核進(jìn)行驗(yàn)證。5.3HLS設(shè)計(jì)我們在電腦中的“F:\ZYNQ\High_Level_Synthesis”目錄下新建一個(gè)名為lcd_rgb_colorbar的文件夾，作為本次實(shí)驗(yàn)的工程目錄。然后
2020-10-13 16:56:47
、HLS IP庫(kù)6、HLS線性代數(shù)庫(kù)其中第一個(gè)“任意精度數(shù)據(jù)類型庫(kù)”在《正點(diǎn)原子HLS開(kāi)發(fā)指南》的第一章《LED閃爍實(shí)驗(yàn)》中就已經(jīng)用到過(guò)。本章將帶大家學(xué)習(xí)如何使用HLS視頻庫(kù)中的函數(shù)來(lái)作圖像處理。需要
2020-10-13 16:58:56
的IP核，并在Vivado中對(duì)設(shè)計(jì)出來(lái)的IP核進(jìn)行驗(yàn)證。11.3HLS設(shè)計(jì)我們在電腦中的“F:\ZYNQ\High_Level_Synthesis”目錄下新建一個(gè)名為otsu_threshold的文件夾
2020-10-14 16:04:34
簡(jiǎn)介13.2實(shí)驗(yàn)任務(wù)13.3HLS設(shè)計(jì)13.4IP驗(yàn)證13.5下載驗(yàn)證13.1簡(jiǎn)介空間濾波是圖像處理領(lǐng)域應(yīng)用非常廣泛的工具之一，它可以改善圖像質(zhì)量，包括去除高頻噪聲與干擾、圖像平滑等。我們常見(jiàn)的空間濾波
2020-10-16 16:22:38
，直方圖均衡化使得原始圖像的直方圖趨向于在整個(gè)灰度級(jí)中均勻分布，反映在圖像上面就是圖像的對(duì)比度得到了很大的提升。10.2實(shí)驗(yàn)任務(wù)本節(jié)的實(shí)驗(yàn)任務(wù)是使用Vivado HLS實(shí)現(xiàn)一個(gè)圖像處理的IP核，該IP
2020-10-14 16:02:01
ap_none接口的IP核。在本章我們將通過(guò)呼吸燈實(shí)驗(yàn)，來(lái)學(xué)習(xí)如何使用Vivado HLS工具生成一個(gè)帶有AXI4-Lite總線接口的IP核，并學(xué)習(xí)Vivado HLS工具C/RTL協(xié)同仿真平臺(tái)的使用，以及在
2020-10-10 17:01:29
描述TIDA-00390 設(shè)計(jì)是一種經(jīng)過(guò)優(yōu)化的電源解決方案，適用于 Xilinx? Zynq? 7020 FPGA/SoC（屬于 Zynq? 7000 產(chǎn)品系列）。它面向客戶選擇使用 FPGA 代替
2018-08-09 07:58:16
我想知道為什么人們使用Zynq-SoC而不是其他類型的FPGA？使用這個(gè)芯片有什么區(qū)別和好處？在普通微處理器上我更喜歡Zynq Soc的限制在哪里？親切的問(wèn)候，德勒H.
2020-04-01 09:24:02
，我們一直在使用Vivado給我們提供的IP或者使用硬件描述語(yǔ)言制作 IP 。今天我們將講解如何使用HLS-高級(jí)綜合語(yǔ)言來(lái)創(chuàng)建屬于我們自己的IP。我們將使用的工具稱為Vitis HLS，此后稱為 HLS
2022-09-09 16:45:27
` ZYNQ系列是Xilinx推出的高端嵌入式SoC，其在片上集成了ARM處理器和FPGA。ZYNQ與傳統(tǒng)的嵌入式CPU相比，具有強(qiáng)大的并行處理能力。開(kāi)發(fā)人員利用FPGA強(qiáng)大的并行處理能力，不僅
2021-01-15 17:09:15
Vivado項(xiàng)目中使用以下IP塊。Xilinx I2S接收器 - 設(shè)置16位數(shù)據(jù)Xilinx I2S發(fā)送器 - 設(shè)置16位數(shù)據(jù)Zynq處理系統(tǒng)HLS IP核 - 一旦我們有初始音頻鏈傳遞數(shù)據(jù)，這將
2019-07-31 05:30:00
Zynq XC7Z020-1CLG400I AP SoC（用于數(shù)字處理）7020的介紹AD9364：詳見(jiàn)中文手冊(cè)。注意1：一些ZYNQ+AD936x方案基本都是ADI官方AD-FMCOMMS ［2
2022-08-25 16:03:49
的IP與Zynq Processing System連接起來(lái)。現(xiàn)在，為了將數(shù)據(jù)發(fā)送到corfe并收回，Vivado hls將輸入端口合成為ap_memory（這意味著為輸入端口pBaseMatrix
2019-02-28 13:47:30
模擬過(guò)程完成沒(méi)有0錯(cuò)誤，但在合成期間顯示錯(cuò)誤。我無(wú)法找到錯(cuò)誤。我在合成期間在HLS工具中收到這樣的錯(cuò)誤“在E中包含的文件：/thaus / fact_L / facoriall
2020-05-21 13:58:09
，要求減壓降頻。這里有一個(gè)要求，一個(gè)AP不能直接控制SoC或者其它AP的功耗，只能與SCP通信，由SCP來(lái)完成。這好理解，雖然所有企業(yè)共享一個(gè)資金池，但是一家企業(yè)不能直接去搶別的企業(yè)的配額?！爸未髧?guó)如烹
2022-04-02 10:08:51
FPGA的HLS案例開(kāi)發(fā)｜基于Kintex-7、Zynq-7045_7100開(kāi)發(fā)板前 言本文主要介紹HLS案例的使用說(shuō)明，適用開(kāi)發(fā)環(huán)境：Windows 7/10 64bit、Xilinx
2021-02-19 18:36:48
你好，我使用Vivado HLS生成了一個(gè)IP。從HLS測(cè)量的執(zhí)行和測(cè)量的執(zhí)行時(shí)間實(shí)際上顯著不同。由HLS計(jì)算的執(zhí)行非常小（0.14 ms），但是當(dāng)我使用AXI計(jì)時(shí)器在真實(shí)場(chǎng)景中測(cè)量它時(shí)，顯示3.20 ms。為什么會(huì)有這么多差異？ HLS沒(méi)有告訴實(shí)際執(zhí)行時(shí)間？等待回復(fù)。問(wèn)候
2020-05-05 08:01:29
Vivado HLS 2017.4 、Xilinx SDK 2017.4。
測(cè)試板卡是基于創(chuàng)龍科技Xilinx Zynq-7000系列XC7Z010/XC7Z020高性能低功耗處理器設(shè)計(jì)的異構(gòu)多核SoC
2023-08-24 14:44:10
Vivado HLS 2017.4 、Xilinx SDK 2017.4。測(cè)試板卡是基于創(chuàng)龍科技Xilinx Zynq-7000系列XC7Z010/XC7Z020高性能低功耗處理器設(shè)計(jì)的異構(gòu)多核SoC工業(yè)
2023-01-01 23:51:35
是基于創(chuàng)龍科技Xilinx Zynq-7000系列XC7Z010/XC7Z020高性能低功耗處理器設(shè)計(jì)的異構(gòu)多核SoC工業(yè)級(jí)核心板。HLS 案例位于產(chǎn)品資料“4-軟件資料\Demo
2023-08-24 14:40:42
龍科技Xilinx Zynq-7000系列XC7Z010/XC7Z020高性能低功耗處理器設(shè)計(jì)的異構(gòu)多核SoC工業(yè)級(jí)核心板。HLS 案例位于產(chǎn)品資料“4-軟件資料\Demo\FPGA-HLS
2023-01-01 23:52:54
使用 solution2 生成 IP 核。進(jìn)行綜合時(shí)，需將頂層函數(shù)修改為 HLS_accel() 。修改頂層函數(shù)后請(qǐng)點(diǎn)擊
，在彈出的界面中點(diǎn)擊“All Solutions”進(jìn)行綜合。圖 53 圖 54綜合完成后
2023-08-24 14:52:17
目 錄4 matrix_demo 案例 274.1 HLS 工程說(shuō)明 274.2 編譯與仿真 304.3 綜合 314.4 IP 核測(cè)試 364.4.1 PL 端 IP 核測(cè)試 Vivado 工程
2023-01-01 23:50:04
產(chǎn)品上市時(shí)間。
HLS 基本開(kāi)發(fā)流程如下：(1) HLS 工程新建/工程導(dǎo)入(2) 編譯與仿真(3) 綜合(4) IP 核封裝(5) IP 核測(cè)試測(cè)試板卡是基于創(chuàng)龍科技Xilinx Zynq
2023-08-24 14:54:01
產(chǎn)品上市時(shí)間。HLS 基本開(kāi)發(fā)流程如下：(1) HLS 工程新建/工程導(dǎo)入(2) 編譯與仿真(3) 綜合(4) IP 核封裝(5) IP 核測(cè)試測(cè)試板卡是基于創(chuàng)龍科技Xilinx Zynq-7000系列
2023-01-01 23:46:20
對(duì)Xilinx可編程邏輯器件進(jìn)行開(kāi)發(fā)，可加速算法開(kāi)發(fā)的進(jìn)程，縮短產(chǎn)品上市時(shí)間。本次案例用到的是創(chuàng)龍科技的TLZ7x-EasyEVM-S開(kāi)發(fā)板，它是一款基于Xilinx Zynq-7000系列XC7Z010
2021-11-11 09:38:32
的經(jīng)驗(yàn)幾乎為0，因此我想就如何解決這個(gè)問(wèn)題提出建議。這就是我的想法：1 - 首先，用Vivado HLS轉(zhuǎn)換VHDL中的C代碼（我現(xiàn)在有一些經(jīng)驗(yàn)）2 - 在Vivado HLS中生成IP核（如果我
2020-03-24 08:37:03
你好我正在嘗試在vivado HLS中創(chuàng)建一個(gè)IP，然后在vivado中使用它每次我運(yùn)行Export RTL我收到了這個(gè)警告警告：[Common 17-204]您的XILINX環(huán)境變量未定義。您將
2020-04-03 08:48:23
同樣輸出AXI-Stream，再連到DMA.但是新手不知道那個(gè)HLS生成的IP怎么連？HLS的IP多了很多接口，這個(gè)IP有AXI control BUS,好像分辨率不一致，這個(gè)HLS的IP處理
2017-01-16 09:22:25
的基于Zynq SoC的視覺(jué)系統(tǒng)。加速算法C到IP集成ZYNQ SOC：嵌入式視覺(jué)的最明智的選擇 在開(kāi)發(fā)機(jī)器視覺(jué)應(yīng)用過(guò)程中，設(shè)計(jì)團(tuán)隊(duì)必須選擇高度靈活的器件，這一點(diǎn)至關(guān)重要。設(shè)計(jì)團(tuán)隊(duì)所需的計(jì)算平臺(tái)應(yīng)提供強(qiáng)大
2014-04-21 15:49:33
次。HLS工程說(shuō)明時(shí)鐘HLS工程配置的時(shí)鐘為100MHz，案例將該時(shí)鐘用于計(jì)算0.5s間隔時(shí)間進(jìn)行LED2亮滅狀態(tài)控制，生成的IP核亦需接入該時(shí)鐘。如需修改時(shí)鐘頻率，請(qǐng)打開(kāi)HLS工程后點(diǎn)擊，在彈出的界面中
2021-11-11 15:54:48
描述TIDA-00389 設(shè)計(jì)是一種經(jīng)過(guò)優(yōu)化的電源解決方案，適用于 Xilinx? Zynq? 7010 FPGA/SoC（屬于 Zynq? 7000 產(chǎn)品系列）。它面向 ADAS 應(yīng)用，在這
2018-11-19 15:00:01
介紹如何設(shè)計(jì)HLS IP，并且在IP Integrator中使用它來(lái)作一個(gè)設(shè)計(jì)——這里生成兩個(gè)HLS blocks的IP，并且在一個(gè)FFT（Xilinx IP）的設(shè)計(jì)中使用他們，最終使用RTL
2017-02-07 17:59:294179 
對(duì)于硬件加速模塊來(lái)說(shuō)，這些硬件加速模塊會(huì)消耗源于CPU存儲(chǔ)器的數(shù)據(jù)，并且以streaming方式產(chǎn)生數(shù)據(jù)。本文使用Vivado HLS和xfft IP模塊（在IP Integrator使用HLS
2017-02-07 18:13:353135 最新和最具創(chuàng)新性的汽車、醫(yī)療和安全視覺(jué)產(chǎn)品的核心，以及應(yīng)用于先進(jìn)的電機(jī)控制系統(tǒng)，使工廠生產(chǎn)過(guò)程更加的安全，更加的環(huán)保，更加的高效。Zynq SoC也已經(jīng)擁有了與下一代有線和無(wú)線通信基礎(chǔ)設(shè)施以及新興的豐富的物聯(lián)網(wǎng)應(yīng)用融合連接的接口。公司通過(guò)利用Zynq SoC和硬件/軟件的復(fù)用部署實(shí)現(xiàn)一種平臺(tái)戰(zhàn)略，它們能夠
2017-02-08 15:45:00257 
Xilinx? 的客戶們分享了各種 ?Zynq SoC? 的成功應(yīng)用。這些成功案例詳細(xì)描述了挑戰(zhàn)、解決方案和所取得的成果。如欲了解其他 ?Xilinx? 客戶如何利用 ?Zynq SoC
2017-02-09 03:35:13217 ? 創(chuàng)建 ?Linux? 系統(tǒng)的整個(gè)過(guò)程，而且還將將介紹在 ?IPI? 中為 Zynq SoC? 創(chuàng)建硬件系統(tǒng)的過(guò)程。隨后使用 ?Avnet? 的 ?SoC Mini-ITX? 電路板，不僅可將現(xiàn)成
2017-02-09 08:03:40807 Missing Link Electronics? 基于德國(guó)弗朗霍夫海因里希赫茲研究所 ?(HHI)? 的加速技術(shù)提供 2015.02a? 修訂版 ?Zynq SoC? 評(píng)估參考設(shè)計(jì)。支持
2017-02-09 08:17:06212 到目前為止我們摸索使用過(guò)的Zynq All Programmable SoC PS（處理器系統(tǒng)）部分的所有設(shè)備都是只利用了一個(gè)ARM Cortex-A9處理器內(nèi)核（內(nèi)核0），然而在Zynq SoC
2017-02-11 10:06:112262 
太過(guò)緩慢，可利用Vivado?設(shè)計(jì)套件高層次綜合(HLS)工具將代碼轉(zhuǎn)換為Verilog或VHDL格式，以便在Zynq SoC可編程邏輯中運(yùn)行。這樣可以將一些功能代碼的運(yùn)行速度提高700倍，同時(shí)釋放處理器以更快地執(zhí)行其他任務(wù)，從而提升整體系統(tǒng)性能。
2017-11-18 13:24:051599 
將Vivado HLS與OpenCV庫(kù)配合使用，既能實(shí)現(xiàn)快速原型設(shè)計(jì)，又能加快基于Zynq All Programmable SoC的Smarter Vision系統(tǒng)的開(kāi)發(fā)進(jìn)度。
2018-07-18 09:49:003602 
SDSoC是Xilinx推出的一個(gè)基于簡(jiǎn)便易用的Eclipse集成設(shè)計(jì)環(huán)境（IDE）的工具套件，它支持Zynq-7000全可編程SoC和Zynq UltraScale+ MPSoC，以及MicroBlaze處理器，可以為開(kāi)發(fā)者提供類似嵌入式 C/C++/OpenCL 應(yīng)用的開(kāi)發(fā)體驗(yàn)。
2018-05-01 16:53:0014997 Zynq-7000 AP SoC作為業(yè)界第一款SoC產(chǎn)品，完美集成了雙核ARM Cortex-A9處理器與賽靈思28 nm FPGA。本視頻向您展示了Zynq-7000的強(qiáng)大性能，以及豐富的外設(shè)支持及開(kāi)發(fā)工具支持情況，讓您能更快地尋找到Zynq-7000的相關(guān)信息和支持資源。
2018-06-05 01:45:004172 
Xilinx公司1G Hz的Zynq 7045 AP SoC能給我們帶來(lái)什么？
2018-06-04 13:47:005090 
Xilinx公司介紹：Zynq-7000 AP SoC 在多種應(yīng)用領(lǐng)域中的演示。
2018-06-04 13:47:004466 除了要最終客戶推出屢獲殊榮的Zynq-7000 AP SoC器件幫助他們?cè)诟?jìng)爭(zhēng)中整整領(lǐng)先一代之外，我們今天還推出了豐富的穩(wěn)健可靠的基礎(chǔ)架構(gòu)，使Zynq-7000 SoC用戶能夠生產(chǎn)力更高
2018-06-04 13:47:003212 
）。這里還要強(qiáng)調(diào)軟件要求避免緩存一致性問(wèn)題。 在Zynq CPU和HLS加速模塊之間Streaming Data Step 1: 產(chǎn)生HLS IP 這里會(huì)產(chǎn)生兩個(gè)
2018-10-02 07:25:11394 OPENCV（Open Source Computer Vision）被廣泛的使用在計(jì)算機(jī)視覺(jué)開(kāi)發(fā)上。使用Vivado HLS視頻庫(kù)在zynq-7000全可編程soc上加速OPENCV 應(yīng)用的開(kāi)發(fā)，將大大提升我們的計(jì)算機(jī)視覺(jué)開(kāi)發(fā)。
2018-11-10 10:47:491323 觀看Zynq-7000 AP SoC ZC706評(píng)估套件，這是一款基于收發(fā)器的套件，包含所有必需的硬件，工具和IP，可快速完成對(duì)基于收發(fā)器的嵌入式系統(tǒng)的評(píng)估和開(kāi)發(fā)。
董事會(huì)給出了
2018-11-20 06:03:005402 Xilinx為Zynq-7000 SoC提供了一個(gè)穩(wěn)健而廣泛的支持基礎(chǔ)，讓用戶基于Zynq的開(kāi)發(fā)設(shè)計(jì)更加高效，同時(shí)也幫助客戶更快地把設(shè)計(jì)推向市場(chǎng).Zynq-7000 SoC的用戶對(duì)Vivado
2018-11-30 06:08:002321 了解適用于Zynq-7000 All Programmable SoC的Windows Embedded Compact 7板級(jí)支持包（BSP）。
2018-11-30 06:06:003214 ADI公司在Embedded World 2015上展示了采用Zynq SDR套件的DDS HLS IP
2018-11-30 06:44:003026 DAVE嵌入式系統(tǒng)在嵌入式世界2015中展示了Matrix多重HLS IP和DAVE Bora套件
2018-11-30 06:43:002010 iVeia使用嵌入式世界2015中的iVeia視覺(jué)套件演示了Canny邊緣檢測(cè)HLS IP
2018-11-30 06:41:002648 安富利展示了一個(gè)集成的工業(yè)物聯(lián)網(wǎng)（IoT）系統(tǒng)，集成了Xilinx Zynq-7000 All Programmable SoC上的機(jī)器視覺(jué)，電機(jī)控制和近場(chǎng)通信（NFC）。
2018-11-26 07:00:002840 了解如何使用BootGen為Zynq-7000 All Programmable SoC構(gòu)建完整的映像。
引導(dǎo)映像通常包括第一級(jí)引導(dǎo)加載程序，至少一個(gè)軟件應(yīng)用程序和PL的比特流。
2018-11-23 06:58:005211 通過(guò)Zynq-7000 AP SoC了解電源管理技術(shù)，并了解Zynq Power Demonstration的這些技術(shù)。
2018-11-22 06:54:003500 本視頻將向您講解如何使用Zynq-7000 VIP（驗(yàn)證IP）來(lái)高效地驗(yàn)證基于Zynq-7000處理系統(tǒng)的設(shè)計(jì)。另外，視頻還介紹了如何配置，以及如何使用范例項(xiàng)目進(jìn)行仿真的實(shí)施步驟。
2018-11-22 06:48:003995 ，Zynq-7000 AP SoC可以在許多應(yīng)用中廣泛使用。Zedboard強(qiáng)大的板載外圍設(shè)備和擴(kuò)展功能組合使其成為新手和經(jīng)驗(yàn)豐富的設(shè)計(jì)師的理想平臺(tái)。
2019-02-13 17:16:33
37 現(xiàn)在讓我們看一下平臺(tái)電子產(chǎn)品巨頭公司采取哪些措施來(lái)提高其盈利能力；Zynq SoC為何遠(yuǎn)優(yōu)于ASIC、單獨(dú)的ASSP甚至是ASSP+FPGA雙芯片平臺(tái)實(shí)現(xiàn)方案；以及您如何順利利用Zynq SoC迅速提高自己公司的盈利能力。
2019-07-24 16:25:291984 zynq-7000 SoC產(chǎn)品選型指南
2020-12-09 16:15:0112 Zynq-7000 SoC數(shù)據(jù)手冊(cè)下載
2021-05-21 15:22:4128 這篇博文特別關(guān)注 Zynq SoC 的多用途 IO （MIO， Multipurpose IO） 模塊。
2022-03-30 11:43:291452 在 AXI 基礎(chǔ)第 6 講 - Vitis HLS 中的 AXI4-Lite 簡(jiǎn)介中，使用 C 語(yǔ)言在 HLS 中創(chuàng)建包含 AXI4-Lite 接口的 IP。在本篇博文中，我們將學(xué)習(xí)如何導(dǎo)出 IP
2022-08-02 09:43:05579 
這里向大家介紹使用HLS封裝的縮放IP來(lái)實(shí)現(xiàn)視頻圖像縮放功能。將HLS封裝的縮放IP加入到OV5640圖像傳輸系統(tǒng)，驗(yàn)證圖像放大和縮小功能。
2022-10-11 14:21:501517 Xilinx平臺(tái)的Vivado HLS 和 Vitis HLS 使用的 export_ip 命令會(huì)無(wú)法導(dǎo)出 IP
2023-07-07 14:14:57338 
本篇博文旨在演示如何在 Zynq 設(shè)計(jì)中使用 Vitis 視覺(jué)庫(kù)函數(shù) (remap) 作為 HLS IP，然后在 Vitis 中使用該函數(shù)作為平臺(tái)來(lái)運(yùn)行嵌入式應(yīng)用。
2023-08-01 10:18:08307 
電子發(fā)燒友網(wǎng)站提供《Zynq-7000 SoC：嵌入式設(shè)計(jì)教程.pdf》資料免費(fèi)下載
2023-09-13 09:20:033 該項(xiàng)目演示如何在 Zynq SoC 上開(kāi)始使用 FreeRTOS。
2023-10-18 09:44:15473 
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