在數(shù)字電路的設(shè)計(jì)中，時(shí)序設(shè)計(jì)是一個(gè)系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對(duì)時(shí)序控制的抽象度也相應(yīng)提高，因此在設(shè)計(jì)中較難把握，但在理解RTL電路時(shí)序模型的基礎(chǔ)上，采用合理的設(shè)計(jì)方法在設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過(guò)許多設(shè)計(jì)實(shí)例證明采用這種方式可以使電路的后仿真通過(guò)率大大提高，并且系統(tǒng)的工作頻率可以達(dá)到一個(gè)較高水平。

1 數(shù)字電路設(shè)計(jì)中的幾個(gè)基本概念：

1.1 建立時(shí)間和保持時(shí)間：

建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如圖1 。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時(shí)間的要求，當(dāng)然在一些情況下，建立時(shí)間和保持時(shí)間的值可以為零。 PLD/FPGA開(kāi)發(fā)軟件可以自動(dòng)計(jì)算兩個(gè)相關(guān)輸入的建立和保持時(shí)間（如圖2）

圖1 建立時(shí)間和保持時(shí)間關(guān)系圖

注：在考慮建立保持時(shí)間時(shí)，應(yīng)該考慮時(shí)鐘樹(shù)向后偏斜的情況，在考慮建立時(shí)間時(shí)應(yīng)該考慮時(shí)鐘樹(shù)向前偏斜的情況。在進(jìn)行后仿真時(shí)，最大延遲用來(lái)檢查建立時(shí)間，最小延時(shí)用來(lái)檢查保持時(shí)間。

建立時(shí)間的約束和時(shí)鐘周期有關(guān)，當(dāng)系統(tǒng)在高頻時(shí)鐘下無(wú)法工作時(shí)，降低時(shí)鐘頻率就可以使系統(tǒng)完成工作。保持時(shí)間是一個(gè)和時(shí)鐘周期無(wú)關(guān)的參數(shù)，如果設(shè)計(jì)不合理，使得布局布線工具無(wú)法布出高質(zhì)量的時(shí)鐘樹(shù)，那么無(wú)論如何調(diào)整時(shí)鐘頻率也無(wú)法達(dá)到要求，只有對(duì)所設(shè)計(jì)系統(tǒng)作較大改動(dòng)才有可能正常工作，導(dǎo)致設(shè)計(jì)效率大大降低。因此合理的設(shè)計(jì)系統(tǒng)的時(shí)序是提高設(shè)計(jì)質(zhì)量的關(guān)鍵。在可編程器件中，時(shí)鐘樹(shù)的偏斜幾乎可以不考慮，因此保持時(shí)間通常都是滿足的。

1.2 FPGA中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象

信號(hào)在FPGA器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱(chēng)為"毛刺"。如果一個(gè)組合邏輯電路中有"毛刺"出現(xiàn)，就說(shuō)明該電路存在"冒險(xiǎn)"。（與分立元件不同，由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級(jí)傳遞，因此毛刺現(xiàn)象在PLD、FPGA設(shè)計(jì)中尤為突出）圖2是一個(gè)邏輯冒險(xiǎn)的例子，從圖3的仿真波形可以看出，"A、B、C、D"四個(gè)輸入信號(hào)經(jīng)過(guò)布線延時(shí)以后，高低電平變換不是同時(shí)發(fā)生的，這導(dǎo)致輸出信號(hào)"OUT"出現(xiàn)了毛刺。（我們無(wú)法保證所有連線的長(zhǎng)度一致，所以即使四個(gè)輸入信號(hào)在輸入端同時(shí)變化，但經(jīng)過(guò)PLD內(nèi)部的走線，到達(dá)或門(mén)的時(shí)間也是不一樣的，毛刺必然產(chǎn)生）?？梢愿爬ǖ闹v，只要輸入信號(hào)同時(shí)變化，（經(jīng)過(guò)內(nèi)部走線）組合邏輯必將產(chǎn)生毛刺。 將它們的輸出直接連接到時(shí)鐘輸入端、清零或置位端口的設(shè)計(jì)方法是錯(cuò)誤的，這可能會(huì)導(dǎo)致嚴(yán)重的后果。 所以我們必須檢查設(shè)計(jì)中所有時(shí)鐘、清零和置位等對(duì)毛刺敏感的輸入端口，確保輸入不會(huì)含有任何毛刺。

圖2 存在邏輯冒險(xiǎn)的電路示例

?

圖3 所示電路的仿真波形

冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，因此判斷邏輯電路中是否存在冒險(xiǎn)以及如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問(wèn)題。

如何處理毛刺

我們可以通過(guò)改變?cè)O(shè)計(jì)，破壞毛刺產(chǎn)生的條件，來(lái)減少毛刺的發(fā)生。例如，在數(shù)字電路設(shè)計(jì)中，常常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變，消除了競(jìng)爭(zhēng)冒險(xiǎn)的發(fā)生條件，避免了毛刺的產(chǎn)生。

毛刺并不是對(duì)所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害，我們可以說(shuō)D觸發(fā)器的D輸入端對(duì)毛刺不敏感。 根據(jù)這個(gè)特性，我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路，這是因?yàn)橥诫娐沸盘?hào)的變化都發(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害。 （由于毛刺很短，多為幾納秒，基本上都不可能滿足數(shù)據(jù)的建立和保持時(shí)間）。