現(xiàn)有的工具和技術可幫助您有效地實現(xiàn)時序性能目標。

當您的FPGA 設計無法滿足時序性能目標時，其原因可能并不明顯。解決方案不僅取決于FPGA 實現(xiàn)工具為滿足時序要求而優(yōu)化設計的能力，還取決于設計人員指定前方目標，診斷并隔離下游時序問題的能力。目前，設計人員掌握了一些使用技巧，可以幫助您設置時鐘；通過Synopsys Synplify Premier 等工具正確設置時序約束；然后調整參數(shù)，以滿足賽靈思FPGA 設計的性能目標。

有多個攻克角度，其中包括：

?更好的設計設置，例如完整、準確的時序約束和時鐘規(guī)格；

?節(jié)省時間的設計技術，例如仔細RTL編碼，以求更佳的性能效果，以及將造成最大性能問題的設計部件整合在一起，從而縮短隨后調整設計時序的迭代運行時間。

?綜合關聯(lián)，并布局布線時序，以產生更好的時序結果質量(QoR)和時序收斂。

現(xiàn)在從三個方面詳細介紹一下這些技術，并檢測如何使用以實現(xiàn)您的時序目標。

您需要確認您已經充分、完全地對您的設計進行約束，且未過度約束。

第一步：更好的設計設置

最大的成本開銷來自于指定正確、完整的設計約束條件。這些約束條件可以在設計意圖和設計性能目標與綜合工具之間實現(xiàn)通信。綜合設計之后，這些約束條件和關鍵路徑信息將自動傳遞至Vivado?Design Suite布局布線(P&R)工具，以進一步確保滿足時序要求。

綜合工具可以幫助您應對設置綜合前約束這項艱巨的任務。您的任務清單如下：

1.識別時鐘

2.識別并創(chuàng)建時鐘組和時鐘關系

3.約束時鐘

4.約束設計輸入和輸出

5.定義多周期路徑和錯誤的路徑

您需要確認已經充分、完全地對您的設計進行約束，且未過度約束。過度約束將導致運行時間延長，并有可能報告錯誤的關鍵路徑。務必要指定多周期和錯誤路徑，并對衍生時鐘設置約束(define_path_delay, define_false_path)。

設置Vivado流程的初始約束文件
由于約束條件設置工作非常困難，因此綜合軟件可以提供一個初始約束模版，其中的基礎約束和語法可以作為此項工作的起點。例如，在Synplify綜合軟件中，運行TCL實用程序為特定的設計創(chuàng)建一個初始FDC文件：

TCL: create_fdc_template

圖1給出了該流程將生成的約束文件(.fdc)的實例。該實例中，您可以看到聲明時鐘、時鐘組（時鐘之間的關系）和輸入/輸出延遲等關鍵項目已經納入考慮范圍。

針對Vivado Design Suite流程中約束設置的最佳實踐
在Vivado Design Suite流程中設置約束條件時，要確保進行以下操作：

?定義輸入端口或與輸入端口連接的網(wǎng)絡上的所有基礎時鐘。

?定義黑盒輸出引腳上的時鐘。

?定義網(wǎng)絡上生成的時鐘。

?不要定義邏輯選通時鐘。

?提供正確的時鐘約束：不要過度約束，并確保將不相關的（又稱異步）時鐘放置在單獨的時鐘組中。

?定義時序例外，例如錯誤路徑和多周期路徑。

提示：在Vivado Design Suite中，時鐘約束應盡量接近源時鐘，而不是賽靈思 ISE? Design Suite流程中的BUFG。

確保您的約束條件正確無誤
我們建議在設計設置階段采用四種約束驗證技術。為了讓您了解應該做的約束檢查類型，我們來看一下Synplify軟件執(zhí)行的各項檢查。

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首先，運行“語法檢查”—即快速進行約束條件檢查，其中包括其嵌入的“get_XX” 和 “all_XX”命令，用以發(fā)現(xiàn)和清理任何約束語法錯誤。錯誤會顯示在日志文件中，并可以超鏈接至錯誤手冊，以解釋錯誤并提出修改建議。使用Tcl命令check_fdc_query。

第二，運行“綜合檢查”以檢測與硬件相關的錯誤，例如錯誤編寫的觸發(fā)器。這些錯誤會以單獨的日志文件報告。

第三，運行基礎“快速綜合”，以檢查時鐘設置問題，包括聲明、衍生和推斷時鐘?？焖倬C合支持執(zhí)行時鐘設置檢查，因其可生成時鐘報告和時序報告，進而使時鐘設置問題明朗化。

一些綜合工具可支持在“快速”模式下運行綜合，其為了實現(xiàn)較短的運行時間，其會禁用一些綜合優(yōu)化。在Synplify Premier綜合軟件中，您可以通過以下命令實現(xiàn)：

set_option –fast_synthesis 1

綜合編譯器將創(chuàng)建一個綜合報告時鐘總結，您可以使用其中有關推斷時鐘的信息用以識別、定義和約束時鐘。

第四，運行全面的“約束條件檢查”。該檢查會查找關于時鐘關系、未約束開始/結束點、未鎖定I/O和無約束I/O的約束設置問題。

一個全面的約束檢查還會查找正確應用的約束和實例名稱。例如，它會標記出應用于不存在或無效參數(shù)和對象的時序約束。然后該工具會針對不可應用的約束和未找到的實例生成詳細的解釋性報告，以便糾正約束文件。Synplify綜合工具將在綜合預先映射階段自動運行這些檢查，或者您可以在綜合開始時使用以下TCL命令運行約束檢查：

TCL: project -run constraint_check