在實際的同步數(shù)字系統(tǒng)中，數(shù)據(jù)必須先于進(jìn)行采樣的時鐘脈沖邊沿到達(dá)。達(dá)到這一目標(biāo)所需的最短時間稱為“建立時間”。除了先于時鐘脈沖邊沿到達(dá)外，數(shù)據(jù)必須在時鐘脈沖邊沿保持一定時間，這一時間稱為“保持時間”。保持時間可
以為負(fù)，此時數(shù)據(jù)在時鐘脈沖邊沿到達(dá)前便已結(jié)束；可以為零，此時數(shù)據(jù)保持到時鐘脈沖邊沿采樣；也可為正，此時數(shù)據(jù)保持到時鐘脈沖邊沿采樣完畢后一段時間。

根據(jù)設(shè)計，在 FPGA 架構(gòu)中，對所有速度等級，保持時間均不為正（或零或負(fù)）。這樣可簡化布局和布線，因數(shù)據(jù)只
需先于時鐘脈沖邊沿到達(dá)，并可在時鐘脈沖邊沿采樣發(fā)生后即刻發(fā)生變化。數(shù)據(jù)超出最小建立時間的值稱為時序裕量。時序裕量應(yīng)總是為正。若報告上出現(xiàn)時序裕量負(fù)值，則說明建立時序尚未得到充分滿足，數(shù)據(jù)到達(dá)太遲。

時鐘路徑本身也有延遲或偏移。因此，要分析時序，工具需計算出數(shù)據(jù)和時鐘到達(dá)所分析觸發(fā)器的時間。

約束違例的簡便補救辦法

重申一下：PERIOD 約束定義的是觸發(fā)器等同步元件的時鐘周期?？墒褂脮r序分析器來驗證同步元件之間的所有路徑是否滿足設(shè)計的建立和保持時序要求。PERIOD 約束違例將以負(fù)的時序裕量顯示在在時序報告，并說明到底是建立時間還是保持時間要求出現(xiàn)違例。所以若報告顯示發(fā)生了建立時間違例時該作何處理？應(yīng)找出兩個所分析的同步元件間一條較快路徑，或至少是某種方法來確保數(shù)據(jù)在合適時間內(nèi)到達(dá)并保持足夠長的時間，以便時鐘脈沖邊沿能夠正確采樣。若布局布線軟件無法找到更快的路徑，則可從 FPGA Editor 工具中手動進(jìn)行布線。

不過這是最后的手段。在弄清楚不用它如何解決問題之前，請盡量不要使用這種方法。只使用 FPGA Editor 查看底層結(jié)構(gòu)“知其所以然”，了解工具對設(shè)計的所做的處理，以達(dá)到讓設(shè)計恰當(dāng)?shù)氖褂肍PGA 資源來實現(xiàn)的目的。首先試試重構(gòu)電路來滿足設(shè)計的時序要求。一個比較簡單的方法就是在路徑上及早布置一個觸發(fā)器。該技術(shù)即為流水線，它會增加信號的延遲，不過也可使信號值得到正確地采樣。

若出現(xiàn)保持時間違例（數(shù)據(jù)在時鐘脈沖邊沿到來之前便已結(jié)束），則往往說明存在設(shè)計問題（架構(gòu)不良）。數(shù)值只能
在時鐘脈沖邊沿發(fā)生變化，而不是之前。

若外部信號值在時鐘脈沖邊沿之前發(fā)生變化，則需使用 DCM 或 PLL 延遲時鐘脈沖邊沿，這樣數(shù)據(jù)才能由新的延遲時鐘正確采樣。

有一種替代方法，就是在輸入/ 輸出模塊中使用 IDELAY 元件，將數(shù)據(jù)移到時鐘有效的位置上。

數(shù)據(jù)有效窗口與亞穩(wěn)態(tài)時鐘脈沖邊沿之前的時間（建立）加上時鐘脈沖邊沿之后的時間（保持）即為“數(shù)據(jù)有效窗口”，也就是數(shù)據(jù)保持穩(wěn)定，以進(jìn)行正常采樣的時間。若數(shù)據(jù)在此期間沒有保持有效，則結(jié)果存在不確定性，或不可知。

不過，數(shù)據(jù)的有效時間未達(dá)到規(guī)定的長度，并不意味著觸發(fā)器輸出為亞穩(wěn)態(tài)。亞穩(wěn)態(tài)不同于不確定。若不能滿足時序要求，則輸出可能為隨機的 1 或 0。亞穩(wěn)態(tài)是指時鐘脈沖邊沿“幾乎”能進(jìn)行狀態(tài)采集，而觸發(fā)器輸出則在時鐘脈沖邊沿之后的一段時間內(nèi)處于某種中間狀態(tài)（非 1 非 0）。亞穩(wěn)態(tài)無法避免，因其為時鐘脈沖邊沿和數(shù)據(jù)幾乎完全“錯過”時的電路物理狀態(tài)。

在設(shè)計合理的同步系統(tǒng)中，亞穩(wěn)態(tài)不是什么問題。當(dāng)出現(xiàn)異步情況（如敲擊鍵盤上的一個鍵）或當(dāng)兩個同步時鐘彼此異步時，亞穩(wěn)態(tài)就會成為問題。一般而言，若出現(xiàn)異步情況，則需進(jìn)行同步處理。

關(guān)于如何處理亞穩(wěn)態(tài)的情況，這里有篇不錯的專題文章：
spr2003/synchronization_pres.pdf 。（要深入了解亞穩(wěn)態(tài)，請查看本期第二篇文章 FPGA101）

傳輸時間與 OFFSET 約束

信號從 A 點到達(dá) B 點所用的時間稱為傳輸時間。它取決于傳輸介質(zhì)中光傳播的速度。例如，PCB 電路板上的走線以 6~7 皮秒/ 毫米來傳輸信號?？刹捎枚喾N方法來確定這一時間值，例如進(jìn)行仿真，或在材料介電常數(shù)與走線幾何結(jié)構(gòu)已知的情況下，列方程求解。在芯片內(nèi)，信號的行為方式也很類似，不過也會因通過緩存器、反相器、邏輯和互聯(lián)等有
源電路而發(fā)生延遲。

傳輸時間是可測量的，通常用示波器來測量。當(dāng)路徑上無有源元件時，傳輸時間一般不會有太大變化。若路徑在芯片內(nèi)，則晶體管的作用會使路徑延遲在最大值與最小值之間變化。設(shè)計需同時滿足二者的時序要求。

為告訴工具數(shù)據(jù)何時到達(dá)特定位置，需使用另一種名為“OFFSET_IN”的約束?！癘FFSET_IN”約束在時鐘和數(shù)據(jù)進(jìn)入器件時，對其關(guān)系進(jìn)行了定義。以如下約束為例：

OFFSET_IN 適用于進(jìn)入器件的時鐘與數(shù)據(jù)之間的關(guān)系，另一種常見的OFFSET_OUT 約束定義時鐘在 FPGA 輸入處發(fā)生跳變后數(shù)據(jù)離開器件所需的時間。以下為常見的 OFFSET_OUT 用法：

分組與分組名稱

時間分組是用來識別對于同步元件間的路徑集或連線集的約束的一種方式。向時序分組添加組件，應(yīng)使用 TNM、TNM_NET 或 TIMEGRP。

通過定義分組并給定分組之間的時序要求，可對路徑進(jìn)行約束。部分約束不需要時序分組，如 NET MAXDELAY。這一最大延遲 (MAXDELAY) 屬性定義了一條連線上允許的最大延遲。

時序名稱

向用戶定義的分組添加組件，可這樣處理：

在此，“TNM”為保留字，用于定義時序分組的名稱。

在這種情況下，object_name 為帶分組元件或信號的名稱，predefined_group 為可選關(guān)鍵詞，標(biāo)示符可以是字母、數(shù)字和下劃線的任意組合。不能使用諸如 FFS、LATCHES 或RAMS 這樣的保留字。該變量對大小寫敏感。（TNM=abc 不等于 TNM=ABC）。

可將 TNM 應(yīng)用于任何連線、元件引腳、原語或宏。組件可加入一個以上的分組。例如，my_ffs_group TNM 中可含有 my_ff組件。同樣，my_ffs_group2 TNM 也可包含 my_ff 組件。要創(chuàng)建分組，請使用：

所有在 t e s t e r 宏中的 PADS、LATCHES、RAMS 及 FFS 都將放在名為 coverall 的分組中。相關(guān)的約束指南將包含完整的預(yù)定義分組列表。

簡潔至上

一般而言，約束的數(shù)量越少越好。復(fù)雜的約束引發(fā)的問題往往比解決的要多。另外，部分路徑或網(wǎng)絡(luò)是非關(guān)鍵性的，可對這些網(wǎng)絡(luò)不使用約束。TIG（時序忽略）約束用于清除對無需關(guān)注的路徑，或從虛假路徑上移除約束。以下為常見 TIG：

賽靈思有大量寶貴的關(guān)于時序約束的資源，其中最值得一讀的，我已在以下參考文獻(xiàn)中列出。若您有更深入的問題，請隨時與我聯(lián)系。我邀請您參加賽靈思社區(qū)論壇，該論壇可為 您的一些FPGA 設(shè)計中最棘手的問題提供充分的解答。

參考文獻(xiàn)：
《約束指南》：UCF、PCF、HDL 約束語法，
cgd.pdf 。

《時序約束用戶指南》：如何約束設(shè)計的概念信息， 。

《時序分析器使用幫助》：使用賽靈思時序分析器的一般信息， 。