2、AD574A與FPGA的接口電路

系統(tǒng)采用FPGA來控制AD574A的工作時(shí)序，進(jìn)行A/D轉(zhuǎn)換，然后將轉(zhuǎn)換后的數(shù)據(jù)以十六進(jìn)制的數(shù)據(jù)顯示出來。選擇的FPGA芯片為Altera公司CycloneII系列的EP2C8Q208C8，其與AD574A的硬件連接圖如圖3所示。首先FPGA輸出使CS/、CE有效，處于轉(zhuǎn)換工作狀態(tài)，然后使R/C啟動(dòng)轉(zhuǎn)換。轉(zhuǎn)換結(jié)束，F(xiàn)PGA在STS由高電平變?yōu)榈碗娖街安荒茏x取轉(zhuǎn)換數(shù)據(jù)。當(dāng)STS變成低電平之后，F(xiàn)PGA便可將輸出信號拉高，這樣轉(zhuǎn)換的數(shù)據(jù)就會(huì)呈現(xiàn)在數(shù)據(jù)線上，F(xiàn)PAG讀入該數(shù)據(jù)后，在數(shù)碼管上顯示出來。

四、軟件實(shí)現(xiàn)

根據(jù)AD574A的工作原理，在QuartusII9.0中采用VHDL進(jìn)行程序設(shè)計(jì)。針對系統(tǒng)的高速和可靠性要求，軟件設(shè)計(jì)采用有限狀態(tài)機(jī)FSM控制，其原理圖如圖4所示。包括主控時(shí)序進(jìn)程（REG），主控組合進(jìn)程（COM）和輔助進(jìn)程（LATCH）。

其中主控組合進(jìn)程的VHDL如下：

COM1: PROCESS(c_st,STS)
?BEGIN CASE c_st IS
?WHEN s0=> n_st <= s1;
?WHEN s1=> n_st <= s2;
?WHEN s2=> IF (STS='1') THEN n_st<= s2;
?ELSE n_st <= s3;
?END IF;
?WHEN s3=> n_st <= s4;
?WHEN s4=> n_st <=s0;
?WHEN OTHERS => n_st <= s0;
?END CASE ;
?END PROCESS COM1 ;
COM2: PROCESS(c_st)
?BEGIN
?CASE c_st IS
?WHEN s0=>CS<='1';A0<='1';RC<='1';LOCK<='0'; --初始化
?WHEN s1=>CS<='0';A0<='0';RC<='0';LOCK<='0'; --啟動(dòng)轉(zhuǎn)換
?WHEN s2=>CS<='0';A0<='0';RC<='0';LOCK<='0'; --等待轉(zhuǎn)換
?WHEN s3=>CS<='0';A0<='0';RC<='1';LOCK<='0';--12 位并行輸出有效
?WHEN s4=>CS<='0';A0<='0';RC<='1';LOCK<='1'; --鎖存數(shù)據(jù)
?WHEN OTHERS =>CS<='1';A0<='1';RC<='1';LOCK<='0'; -- 返回初始態(tài)
?END CASE ;
?END PROCESS COM2 ;主控時(shí)序進(jìn)程的 VHDL 如下：
?REG: PROCESS (CLK)
?BEGIN
?IF (CLK'EVENT AND CLK='1') THEN c_st <= n_st;
?END IF;
?END PROCESS REG ;