UCIe 是唯一為芯片到芯片接口定義完整堆棧的規(guī)范。

在過去幾年中，專用 IC 以及高性能 CPU 和其他復(fù)雜 IC 的設(shè)計(jì)遇到四個問題。

第一，芯片尺寸變得如此之大，以至于它們可以填滿整個掩模掩模版，這可能會限制未來的增長。第二，大芯片尺寸會影響制造良率，通常會導(dǎo)致大芯片的收益遞減（制造良率降低）。第三，大型單片芯片的功耗也已達(dá)到臨界水平，必須降低功耗以避免熱問題。第四，需要將不同的技術(shù)與用于數(shù)字內(nèi)核的先進(jìn)工藝相結(jié)合——非易失性存儲器、模擬和射頻功能、高壓驅(qū)動器、

為了應(yīng)對這些挑戰(zhàn)，設(shè)計(jì)人員已經(jīng)開始分解他們的芯片設(shè)計(jì)，將大芯片拆分為現(xiàn)在稱為小芯片的較小裸片。然而，其中存在另一個問題——在小芯片尺寸、接口和通信協(xié)議方面缺乏標(biāo)準(zhǔn)化。這反過來又限制了設(shè)計(jì)靈活性以及混合和匹配來自多個供應(yīng)商的小芯片的能力。

Synopsys 產(chǎn)品營銷經(jīng)理 Manuel Mota 解釋說，為了解決其中的一些問題，最近推出的通用 Chiplet Interconnect Express (UCIe) 規(guī)范大大簡化了設(shè)計(jì)人員制作可定制的多芯片系統(tǒng)封裝級集成的工作解決方案組。

Mota 預(yù)計(jì)該規(guī)范將有助于為 SoC 創(chuàng)新的新時代建立一個強(qiáng)大的生態(tài)系統(tǒng)。除了支持在不同工藝節(jié)點(diǎn)上制造的不同小芯片，每個小芯片都針對每個特定功能進(jìn)行了優(yōu)化，多芯片架構(gòu)還允許集成來自數(shù)字、模擬或高頻工藝的芯片。設(shè)計(jì)人員還可以將 3D 高密度存儲器陣列（例如高帶寬存儲器 (HBM) 芯片堆棧）整合到 2D、2.5D 或 3D 封裝配置中。

盡管 UCIe 規(guī)范剛剛推出，但在 UCIe 之前已經(jīng)有幾個不同的標(biāo)準(zhǔn)可以解決多芯片系統(tǒng)的挑戰(zhàn)。OIF 超短距離 (XSR)、開放計(jì)算項(xiàng)目線束 (BOW) 和 OpenHBI (OHBI) 以及芯片聯(lián)盟高級接口總線 (AIB) 是 2D 和 2.5D 封裝類型的聯(lián)盟和標(biāo)準(zhǔn)。這些標(biāo)準(zhǔn)提供了帶寬與功率的權(quán)衡，主要側(cè)重于提供小芯片之間的傳輸連接。

UCIe 是唯一為芯片到芯片接口定義完整堆棧的規(guī)范。其他標(biāo)準(zhǔn)僅關(guān)注特定層，并且與 UCIe 不同，不為協(xié)議棧的完整裸片到裸片接口提供全面的規(guī)范。正如 Mota 解釋的那樣，Synopsys 期待我們未來對 UCIe 規(guī)范的貢獻(xiàn)。與促進(jìn)成員 AMD、Arm、日月光、阿里巴巴、谷歌、英特爾、Meta、微軟、NVIDIA、高通、三星和臺積電一起，Synopsys 希望積極幫助促進(jìn) UCIe 的健康生態(tài)系統(tǒng)。

UCIe 不僅可以適應(yīng)當(dāng)今每引腳 8 Gbps 到 16 Gbps 的大部分設(shè)計(jì)，而且還可以適應(yīng)從網(wǎng)絡(luò)到超大規(guī)模數(shù)據(jù)中心的高帶寬應(yīng)用的每引腳 32 Gbps 的設(shè)計(jì)。UCIe 由兩種封裝變體組成：用于高級封裝的 UCIe，例如硅中介層、硅橋或再分配層 (RDL) 扇出；和 UCIe 用于標(biāo)準(zhǔn)封裝，例如有機(jī)基板或?qū)訅喊濉?/p>

UCIe 堆棧由三層組成。頂層協(xié)議層通過基于流控制單元（基于 FLIT）的協(xié)議實(shí)現(xiàn)確保最大效率并減少延遲，支持最流行的協(xié)議，包括 PCI Express (PCIe)、Compute Express Link (CXL) 和/或用戶定義的流媒體協(xié)議。第二層是對協(xié)議進(jìn)行仲裁和協(xié)商的地方，以及通過 die-to-die 適配器進(jìn)行鏈路管理的地方。第三層，PHY，指定與封裝媒體的電氣接口。這是電氣模擬前端 (AFE)、發(fā)射器和接收器以及邊帶通道允許兩個裸片之間進(jìn)行參數(shù)交換和協(xié)商的地方。邏輯 PHY 實(shí)現(xiàn)鏈路初始化、訓(xùn)練和校準(zhǔn)算法以及測試和修復(fù)功能。

無論主要目標(biāo)是高能效、高邊緣使用效率、低延遲，還是以上所有目標(biāo)，UCIe 規(guī)范都有極具競爭力的性能目標(biāo)。為Synopsys 提供了完整的 UCIe 解決方案，允許設(shè)計(jì)人員通過 PHY、控制器和驗(yàn)證 IP (VIP)將規(guī)范付諸實(shí)踐 。

PHY 接口支持標(biāo)準(zhǔn)和高級封裝選項(xiàng)，可用于高級 FinFET 工藝，以實(shí)現(xiàn)高帶寬、低功耗和低延遲的芯片對芯片連接。控制器 IP 支持 PCIe、CXL 和其他廣泛使用的協(xié)議，用于通過流協(xié)議實(shí)現(xiàn)延遲優(yōu)化的片上網(wǎng)絡(luò) (NoC) 到 NoC 鏈路，例如，橋接到 CXS 接口和 AXI 接口。最后，用于 UCIe 的 Synopsys 驗(yàn)證 IP (VIP) 在全堆棧的每一層都支持各種被測設(shè)計(jì) (DUT)。VIP 包括帶/不帶 PCIe/CXL 協(xié)議棧的測試臺接口、用于邊帶服務(wù)請求的應(yīng)用程序編程接口 (API) 和用于流量生成的 API。協(xié)議檢查和功能覆蓋在每個堆棧層和信令接口。

Synopsys 解決方案可實(shí)現(xiàn)穩(wěn)健且可靠的裸片到裸片鏈接，具有可測試性功能，用于已知良好裸片和 CRC 或奇偶校驗(yàn)以進(jìn)行糾錯。它使設(shè)計(jì)人員能夠在裸片之間構(gòu)建無縫互連，以實(shí)現(xiàn)最低延遲和最高能效。對于多芯片系統(tǒng)設(shè)計(jì)，由于多個流協(xié)議而導(dǎo)致的有效載荷增加可能需要數(shù)天甚至數(shù)月的時間進(jìn)行模擬，從而限制了它的實(shí)用性。

為了驗(yàn)證多芯片系統(tǒng)，設(shè)計(jì)人員可以首先創(chuàng)建各種單節(jié)點(diǎn)和多節(jié)點(diǎn)模型，模擬這些極簡系統(tǒng)以檢查數(shù)據(jù)的完整性。一旦測試了這些場景，設(shè)計(jì)人員就可以使用 Synopsys ZeBu 仿真系統(tǒng)在具有多協(xié)議層的更高級別的系統(tǒng)場景中進(jìn)行測試，然后使用Synopsys HAPS 原型系統(tǒng)進(jìn)行原型設(shè)計(jì)。使用驗(yàn)證 IP 和其他協(xié)議驗(yàn)證解決方案，從模型到仿真再到仿真再到原型設(shè)計(jì)的流程，將確保芯片前的無縫互操作性。

多芯片系統(tǒng)設(shè)計(jì)是使系統(tǒng)超越摩爾定律限制的絕佳選擇。有了它，設(shè)計(jì)人員可以實(shí)現(xiàn)更高水平的效率和性能，同時減少功耗和面積。UCIe 正在幫助快速跟蹤這種為高級應(yīng)用程序設(shè)計(jì)的新方法。

編輯：黃飛