異步復位相比同步復位：

　　1. 通常情況下(已知復位信號與時鐘的關系)，最大的缺點在于異步復位導致設計變成了異步時序電路，如果復位信號出現(xiàn)毛刺，將會導致觸發(fā)器的誤動作，影響設計的穩(wěn)定性。

　　2. 同時，如果復位信號與時鐘關系不確定，將會導致亞穩(wěn)態(tài)情況的出現(xiàn)。下面先給出一個例子，然后就亞穩(wěn)態(tài)進行重點討論。

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　　亞穩(wěn)態(tài)的定義(說明)：

　　在 Howard Johnson 的《High Speed Digital Design: A Handbook of Black Magic》一書中，專門就邏輯電路的亞穩(wěn)態(tài)作了專門的分析。由于 timing margine 不夠，電路的輸入沒有能夠上到所需要的邏輯電平高度，導致邏輯器內部不得不花費額外的時間使得輸出達到所需的穩(wěn)定邏輯狀態(tài)，這個額外的時間，我們也叫作決斷時間(resolution time)。在 Johnson舉的例子里，邏輯器件的邏輯電平是用電容來維持的，如果時序不夠，就好像給電容充電不足。

　　Howard Johnson 在書中(P123 頁-3.11.2)用一個 flip-flop 的例子來說明亞穩(wěn)態(tài)(metastable behavior)。

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　　書中用一個 amplifier，兩個 switch，一個電容來模擬 flip-flop 的工作狀態(tài)。電容用來保存電路的邏輯電平，兩個 switch 狀態(tài)的改變可以模擬數(shù)據(jù)的輸入和 flip-flop 的工作狀態(tài)。在flip-flop開始翻轉之前，輸入數(shù)據(jù)的邏輯電平存儲在電容里，然后flip-flop通過一個switch S1斷開與輸入端的連接，同時通過 amplifier(帶有一個正反饋環(huán))開始進行內部的翻轉機制。

　　從輸入端 switch S1斷開，和正反饋環(huán)上的 switch S2閉合開始，amplifier 就處于一個冪指數(shù)形式的中間態(tài)，或者說是不穩(wěn)定態(tài)(形象地說就是“工作中”)，可以用如下式子表達：

　　V(out)=V(in)exp[kt]。

　　其中 V(in)表示輸入邏輯的電平，V(out)表示輸出的邏輯電平。k 是一個時間常數(shù)，它和 amplifier 的帶寬以及正反饋環(huán)路有關。

　　我們看到，如果 flip-flop 在用電容對輸入電壓采樣的時間過短，也就是所謂的時序不夠，就會導致 V(in)的值很小，對于 flip-flop 就需要花很長的時間使得輸出邏輯 V(out)達到標準電平，也就是說電路處于中間態(tài)的時間變長，使得電路“反應”變遲鈍。這就是我們所說的“亞穩(wěn)態(tài)”。

　　從 Johnoson 的一系列試驗可以看出，隨著 timing margine 不足程度的加深，邏輯電路“反應”會越來越慢，當超過一定的極限時候，邏輯電路就沒有輸出。

　　可以說，電路亞穩(wěn)態(tài)的存在，會給時序設計帶來很多連鎖反應。因此 ，對于高速邏輯電路的設計，充分的 timing margine 是必需的。

　　亞穩(wěn)態(tài)在設計中的問題分析

　　1. 亞穩(wěn)態(tài)與設計可靠性

　　設計數(shù)字電路時大家都知道同步是非常重要的，特別當要輸入一個信號到一個同步電路中，但是該信號由另一個時鐘驅動時，這是要在接口處采取一些措施，使輸入的異步信號同步化，否則電路將無法正常工作，因為輸入端很可能出現(xiàn)亞穩(wěn)態(tài)(Metastability)，導致采樣錯誤。這里我們對亞穩(wěn)態(tài)的起因、危害、對可靠性的影響和消除仿真做一些介紹。

　　2. 亞穩(wěn)態(tài)發(fā)生的原因

　　在同步系統(tǒng)中，如果觸發(fā)器的 setup time / hold time 不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時觸發(fā)器輸出端 Q 在有效時鐘沿之后比較長的一段時間處于不確定的狀態(tài)，在這段時間里 Q 端會出現(xiàn)毛刺、振蕩、或固定在某一電壓值，而不一定等于數(shù)據(jù)輸入端 D 的值。這段之間稱為決斷時間(resolution time)。經(jīng)過 resolution time 之后 Q端將穩(wěn)定到 0 或1上，但是究竟是0 還是 1，這是隨機的，與輸入沒有必然的關系。亞穩(wěn)態(tài)實質是介于”0””1”電平之間的一個狀態(tài)。亞穩(wěn)態(tài)是 FF的一個固有特性。正常采樣也會有一個亞穩(wěn)態(tài)時間。當建立保持時間滿足時，F(xiàn)F 在經(jīng)歷采樣、亞穩(wěn)態(tài)后，進入一個正確的狀態(tài)。如果建立保持時間不滿足，那么FF會有一個相當長的亞穩(wěn)態(tài)時間，最后隨機進入一個固定態(tài)。

　　3. 亞穩(wěn)態(tài)的危害

　　由于輸出在穩(wěn)定下來之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩(wěn)態(tài)除了導致邏輯誤判之外，輸出 0～1 之間的中間電壓值還會使下一級產(chǎn)生亞穩(wěn)態(tài)，即導致 meta. stability的傳播。邏輯誤判(由于組合邏輯的 race，導致總線狀態(tài)的不穩(wěn)定)有可能通過電路的特殊設計減輕危害(如異步 FIFO中 Gray碼計數(shù)器的作用，一次只變化一位)，而亞穩(wěn)態(tài)的傳播則擴大了故障面，難以處理。

　　4. 亞穩(wěn)態(tài)的簡單解決辦法

　　只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無法避免的，因此設計的電路首先要減少亞穩(wěn)態(tài)導致錯誤的發(fā)生，其次要使系統(tǒng)對產(chǎn)生的錯誤不敏感。前者要靠同步來實現(xiàn)，而后者根據(jù)不同的設計應用有不同的處理辦法。用同步來減少亞穩(wěn)態(tài)發(fā)生機會的典型電路如圖 1 所示。

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　　圖 1 兩級同步化電路

　　在圖 1 中，左邊為異步輸入端，經(jīng)過兩級觸發(fā)器同步，在右邊的輸出將是同步的，而且該輸出基本不存在亞穩(wěn)態(tài)。其原理是即使第一個觸發(fā)器的輸出端存在亞穩(wěn)態(tài)，經(jīng)過一個 CLK 周期后，第二個觸發(fā)器 D 端的電平仍未穩(wěn)定的概率非常小，因此第二個觸發(fā)器 Q 端基本不會產(chǎn)生亞穩(wěn)態(tài)。

　　注意，這里說的是“基本”，也就是無法“根除”，那么如果第二個觸發(fā)器 Q出現(xiàn)了亞穩(wěn)態(tài)會有什么后果呢?后果的嚴重程度是由你的設計決定的，如果系統(tǒng)對產(chǎn)生的錯誤不敏感，那么系統(tǒng)可能正常工作，或者經(jīng)過短暫的異常之后可以恢復正常工作，例如設計異步 FIFO時使用格雷碼計數(shù)器當讀寫地址的指針就是處于這方面的考慮。如果設計上沒有考慮如何降低系統(tǒng)對亞穩(wěn)態(tài)的敏感程度，那么一旦出現(xiàn)亞穩(wěn)態(tài)，系統(tǒng)可能就崩潰了。

　　5. 亞穩(wěn)態(tài)與系統(tǒng)可靠性

　　使用同步電路以后，亞穩(wěn)態(tài)仍然有發(fā)生的可能，與此相連的是平均故障間隔時間MTBF(mean time between failure)，亞穩(wěn)態(tài)的發(fā)生概率與時鐘頻率無關，但是 MTBF與時鐘有密切關系。 有文章提供了一個例子，某一系統(tǒng)在 20MHz 時鐘下工作時，MTBF約為 50年，但是時鐘頻率提高到 40MHz 時，MTBF 只有 1 分鐘!可見降低時鐘頻率可以大大減小亞穩(wěn)態(tài)導致系統(tǒng)錯誤的出現(xiàn)，其原因在于，時鐘周期如果盡可能的大于 resolution time 可減小亞穩(wěn)態(tài)傳遞到下一級的機會，提高系統(tǒng)的 MTBF，如圖 2 所示。

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　　6. 總結

　　亞穩(wěn)態(tài)與設計可靠性有非常密切的關系，當前對很多設計來說，實現(xiàn)需要的功能并不困難，難的是提高系統(tǒng)的穩(wěn)定性、可靠性，較小亞穩(wěn)態(tài)發(fā)生的概率，并降低系統(tǒng)對亞穩(wěn)態(tài)錯誤的敏感程度可以提高系統(tǒng)的可靠性。