Achronix的Speedster7t支持PCIe Gen5和112G Serdes，而AMD的高端系列Virtex Ultrascale+也僅僅支持到PCIe Gen4，也只在最高端的FPGA中支持到58Gb的GTM，大多數(shù)Virtex Ultrascale+僅僅支持32.75Gb的GTY。
2024-03-18 10:55:34
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TINYFPGA AX2
2024-03-14 22:18:36
全球領(lǐng)先的高性能現(xiàn)場可編程門陣列（FPGA）和嵌入式FPGA（eFPGA）半導(dǎo)體知識(shí)產(chǎn)權(quán)（IP）提供商Achronix Semiconductor公司宣布，該公司將參加由私募股權(quán)和風(fēng)
2024-03-01 10:38:44585 端口例化 問題：如圖上圖所示，計(jì)算出圖像數(shù)據(jù)需要的時(shí)鐘為147M而IP核設(shè)置的為70M時(shí)鐘，計(jì)算出數(shù)據(jù)速率也與IP核配置的不一樣，為什么？產(chǎn)品實(shí)際的圖像顯示好像還好。所以實(shí)際的視頻1數(shù)據(jù)輸出所算出的速率與時(shí)鐘頻率與lvds_rx輸入的關(guān)系速率與時(shí)鐘頻率是？
2024-02-26 09:35:47
目前項(xiàng)目需要實(shí)現(xiàn)正交解碼功能，但是GPT12用于正交解碼的引腳都沒有連接，所以只能是另辟蹊徑。目前看TC377的用戶手冊中的TIM模塊是可以（28.13.1.3 ）External capture
2024-02-04 06:03:31
#2024，為FPGA生態(tài)加油，為FPGA社區(qū)點(diǎn)贊#...使用IP核時(shí)如何進(jìn)行modelsim仿真
2024-02-02 20:22:37
長期以來，Achronix為不同行業(yè)的數(shù)據(jù)密集型和高帶寬應(yīng)用提供了創(chuàng)新性的FPGA產(chǎn)品和技術(shù)，并幫助客戶不斷打破性能極限。
2023-12-26 18:14:38591 
最近在使用貴公司的AD9826芯片，用FPGA進(jìn)行驅(qū)動(dòng)，目前AD端輸入模擬直流電壓，未來要接光電裝換的輸入裝置?，F(xiàn)在用FPGA驅(qū)動(dòng)時(shí)，在2-SHA模式下，電平轉(zhuǎn)換側(cè)的值時(shí)鐘為FF，驅(qū)動(dòng)AD的方法
2023-12-18 06:28:12
目前，我在設(shè)計(jì)中想使用ZYNQ 7015系列的FPGA，利用JESD204 IP核接收A/D轉(zhuǎn)換器AD9683轉(zhuǎn)換完成后的數(shù)據(jù)。但是JESD204 IP核的端口很多，我不知道應(yīng)該如何將AD9683
2023-12-15 07:14:52
本文介紹一個(gè)FPGA常用模塊：SRIO（Serial RapidIO）。SRIO協(xié)議是一種高速串行通信協(xié)議，在我參與的項(xiàng)目中主要是用于FPGA和DSP之間的高速通信。有關(guān)SRIO協(xié)議的詳細(xì)介紹網(wǎng)上有很多，本文主要簡單介紹一下SRIO IP核的使用和本工程的源代碼結(jié)構(gòu)。
2023-12-12 09:19:08855 
我在使用AD9625芯片時(shí)，使用4lane 1Gsps時(shí)能正常工作。但是用8lane 2.4Gsps時(shí)，FPGA內(nèi)部的IP核會(huì)提示無法鎖定，問下各位大神遇到過類似的問題嗎？有什么解決措施嗎？
2023-12-12 08:16:05
星邏智能CEO王海濱表示：“無人機(jī)的未來，關(guān)鍵在自動(dòng)化；而無人機(jī)能否實(shí)現(xiàn)自動(dòng)化，關(guān)鍵在續(xù)航和操控。與其花費(fèi)巨額資金優(yōu)化電池性能，不如另辟蹊徑在充電硬件和調(diào)度軟件上做文章?！毙沁壷悄艿娜笾髁Ξa(chǎn)品就是地面自動(dòng)化、飛采自動(dòng)化和數(shù)據(jù)自動(dòng)化。
2023-12-08 09:58:12180 
我們需要 XILINX FPGA 給 AD9240 提供 8MHz CLK，AD9240 給 FPGA 提供采樣數(shù)據(jù)和溢出標(biāo)志，但 FPGA 提供的 CLK 最高 3.3V，請(qǐng)問如何輸入給 AD9240 呢？
2023-12-08 06:54:46
Xilinx公司的FPGA中有著很多的有用且對(duì)整個(gè)工程很有益處的IP核，比如數(shù)學(xué)類的IP核，數(shù)字信號(hào)處理使用的IP核，以及存儲(chǔ)類的IP核，本篇文章主要介紹BRAM IP核的使用。 BRAM是FPGA
2023-12-05 15:05:02317 IP5316 2.4A 充電、2.4 A 放電、集成 DCP 功能移動(dòng)電源 SOC
簡介：
IP5316 是一款集成升壓轉(zhuǎn)換器、鋰電池充電管理、電池電量指示的多功能電源管理 SOC，為移動(dòng)電源提供
2023-12-05 09:28:42
的AD9162-FMX-EBZ板子，看到的現(xiàn)象是SYSREF信號(hào)一直為高，CGS測試信號(hào)不完全拉高，每次重新配置時(shí)拉高的lane通道數(shù)還不一樣。其界面設(shè)置如下圖所示。FPGA的使用是條用的xilinx的JESD204 IP核。
FPGA抓到的SYNC信號(hào)與SYSREF信號(hào)如下圖所示：
2023-12-05 08:23:30
請(qǐng)問AD9625的寄存器需要如何設(shè)置才能打開時(shí)間戳的功能？
按照數(shù)據(jù)手冊我將寄存器0x072設(shè)置為0x8B,將0x08A設(shè)置為0x22.數(shù)據(jù)經(jīng)過Xilinx FPGA的JESD204B IP核，但
2023-12-05 07:33:36
的情況時(shí)，總會(huì)遇到一些以前未曾接觸過的新內(nèi)容，這些新內(nèi)容會(huì)讓我們感到陌生和恐懼，不知道該如何下手。
那么今天以xilinx vivado 為例分享學(xué)習(xí)FPGA 新IP核的正確打開方式。
一、常規(guī)
2023-11-17 11:09:22
為你的FPGA設(shè)計(jì)加加速，NIC、Router、Switch任意實(shí)現(xiàn)
優(yōu)秀的IC/FPGA開源項(xiàng)目(二)-NetFPGA
《優(yōu)秀的IC/FPGA開源項(xiàng)目》是新開的系列，旨在介紹單一項(xiàng)目，會(huì)比《優(yōu)秀
2023-11-01 16:27:44
開發(fā)和驗(yàn)證 FPGA IP 不僅僅是編寫 HDL，而是需要更多的思考。讓我們來看看如何做吧！
2023-10-17 09:57:19529 
開發(fā)和驗(yàn)證 FPGA IP 不僅僅是編寫 HDL，而是需要更多的思考。讓我們來看看如何做吧！
2023-10-16 18:24:42373 
本文開源一個(gè)FPGA高速串行通信項(xiàng)目：Aurora 8b10b光通信。7 Series FPGAs Transceivers Wizard IP是Xilinx官方7系列FPGA的高速串行收發(fā)器，本工程主要是圍繞該IP核采用Vivado提供的例程創(chuàng)建。
2023-10-01 09:48:002599 
請(qǐng)教一下，我在HLS里面要將以下程序生成IP核，C Synthesis已經(jīng)做好了，但是在export RTL的時(shí)候一直在運(yùn)行
int sum_single(int A int B
2023-09-28 06:03:53
以下主題概述了Altera的外部內(nèi)存接口解決方案。
Altera提供最快、最高效、延遲最低的內(nèi)存接口IP核。Altera的外部存儲(chǔ)器接口IP設(shè)計(jì)用于方便地與當(dāng)今更高速的存儲(chǔ)器設(shè)備接口。
Altera
2023-09-26 07:38:12
最近出現(xiàn)的 FPGA設(shè)計(jì)工具和 IP有效減少了計(jì)算占用的資源，大大簡化了浮點(diǎn)數(shù)據(jù)通路的實(shí)現(xiàn)。而且，與數(shù)字信號(hào)處理器不同
2023-09-25 14:42:14374 
電子發(fā)燒友網(wǎng)站提供《UltraScale FPGA收發(fā)器向?qū)1.7 LogiCORE IP產(chǎn)品指南.pdf》資料免費(fèi)下載
2023-09-15 10:04:16
0 電子發(fā)燒友網(wǎng)站提供《基于超大規(guī)模架構(gòu)的FPGA存儲(chǔ)器IP.pdf》資料免費(fèi)下載
2023-09-13 17:31:540 上文XILINX FPGA IP之FIFO對(duì)XILINX FIFO Generator IP的特性和內(nèi)部處理流程進(jìn)行了簡要的說明，本文通過實(shí)際例子對(duì)該IP的使用進(jìn)行進(jìn)一步的說明。本例子例化一個(gè)讀數(shù)據(jù)位寬是寫數(shù)據(jù)位寬兩倍的FIFO，然后使用讀時(shí)鐘頻率：寫時(shí)鐘頻率=2:3，進(jìn)行簡單的FIFO跨時(shí)鐘域操作。
2023-09-07 18:31:35758 
之前的文章對(duì)dds ip 的結(jié)構(gòu)、精度、參數(shù)、接口進(jìn)行了詳細(xì)的說明，本文通過例化仿真對(duì)該IP的實(shí)際使用進(jìn)行演示。本文例化固定模式和可配置模式兩種模式分別例化ip并仿真，說明該IP的應(yīng)用。
2023-09-07 18:31:06769 
尋求最高集成度的設(shè)計(jì)人員可以選擇去開發(fā)一款包含Speedcore eFPGA IP的單芯片ASIC。然而，在某些應(yīng)用中，單芯片集成無法實(shí)現(xiàn)某些產(chǎn)品靈活性，而這在使用基于chiplet的方案中就有更多靈活性。
2023-09-06 15:12:11234
Xilinx的官方PCIE 2.0 IP核或0 IP核，用來實(shí)現(xiàn)PCIE 硬核IP的例化；
使用DMA控制器，實(shí)現(xiàn)PCIE DMA操作，并將接口轉(zhuǎn)換成方便易用的FIFO接口和RAM接口
2023-09-05 14:39:57
本文介紹一個(gè)FPGA 開源項(xiàng)目：Micro Blaze最小系統(tǒng)。MicroBlaze是Xilinx提供的一個(gè)軟核IP，該軟核是由FPGA片內(nèi)邏輯資源組成，其功能相當(dāng)于一個(gè)CPU。利用Micro Blaze，設(shè)計(jì)師可以輕松實(shí)現(xiàn)一些FPGA難以實(shí)現(xiàn)的復(fù)雜算法。
2023-09-01 16:16:21797 
外部存儲(chǔ)器接口（ EMIF ）通信常用于FPGA和DSP之間的數(shù)據(jù)傳輸，即將FPGA作為DSP的外部SRAM、或者協(xié)同處理器等。Xilinx提供了AXI-EMC IP核，將其掛載到AXI總線用于
2023-08-31 11:25:412348 
FPGA開發(fā)中使用頻率非常高的兩個(gè)IP就是FIFO和BRAM，上一篇文章中已經(jīng)詳細(xì)介紹了Vivado FIFO IP，今天我們來聊一聊BRAM IP。
2023-08-29 16:41:492602 
FPGA作為一種邏輯芯片，硬件架構(gòu)獨(dú)特，具有并行性、低延時(shí)性和靈活性等特性，應(yīng)用領(lǐng)域廣泛。FPGA市場主要玩家是英特爾、AMD、萊迪思、Microchip、Achronix等；國內(nèi)廠商包括復(fù)旦
2023-08-25 16:48:48952 
，一旦寫入不能再修改或刪除，斷電不丟失。我們知道FPGA只有RAM，因此事實(shí)上在 FPGA 中通過 IP 核生成的 ROM 或 RAM掉電內(nèi)容都會(huì)丟失。用 IP 核生成的 ROM 模塊只是提前添加
2023-08-22 15:06:381644 
IP（Intellectual Property）是知識(shí)產(chǎn)權(quán)的意思，半導(dǎo)體行業(yè)的IP是“用于ASIC或FPGA中的預(yù)先設(shè)計(jì)好的電路功能模塊”。一些常用的復(fù)雜的功能模塊（如FIFO、RAM、FIR
2023-08-22 15:04:431523 
所搭的IP軟核的通訊協(xié)議與總線支持的通訊協(xié)議(ICB)不同怎么轉(zhuǎn)換？
2023-08-17 07:05:35
VIVADO 的官方IP核最少分頻出4MHz多，而32.768KHz太小了，難道只能自己寫分頻器嗎？
謝謝。
2023-08-12 07:03:06
軟核與fpga如何共用一塊flash？
目前fpga開發(fā)板上只有一個(gè)flash,用nuclei 向軟核中下載程序掉電就不跑了，請(qǐng)問怎么解決？
2023-08-12 06:05:26
CAN IP 可以應(yīng)用于汽車控制單元和工業(yè)網(wǎng)絡(luò)等汽車和工業(yè)領(lǐng)域，并且 CAN IP 提供多個(gè)可配置選項(xiàng)來增加 IP 的靈活性，用戶可以使用此 IP 簡化設(shè)計(jì)，快速建立起基于 FPGA 的 CAN 通信系統(tǒng)。
2023-08-09 07:18:34
的協(xié)議版本。安路的 SPI IP 核具有極高的靈活性，用戶可通過配置 SPIIP 核的主/從類型，時(shí)鐘極性，時(shí)鐘相位，數(shù)據(jù)寬度，數(shù)據(jù)傳輸順序，從設(shè)備數(shù)量以及部分接收閾值等，使 SPI IP 核兼容市場上常見的 SPI 接口。
2023-08-09 06:19:48
FPGA開發(fā)過程中，利用各種IP核，可以快速完成功能開發(fā)，不需要花費(fèi)大量時(shí)間重復(fù)造輪子。
2023-08-07 15:43:19440 
以提供可適用于多種工藝的eFPGA IP解決方案的領(lǐng)先提供商，Achronix還給用戶提供統(tǒng)一的開發(fā)工具，既支持其高端FPGA芯片的開發(fā)設(shè)計(jì)，也支持eFPGA IP的開發(fā)設(shè)計(jì)。Achronix近日再次以其
2023-08-02 17:25:05538 
SEM IP是一種比較特殊的IP。它的基本工作就是不停地后臺(tái)掃描檢測FPGA配置RAM中的數(shù)據(jù)
2023-07-10 16:40:23420 筆者在校的科研任務(wù)，需要用FPGA搭建OFDM通信系統(tǒng)，而OFDM的核心即是IFFT和FFT運(yùn)算，因此本文通過Xilinx FFT IP核的使用總結(jié)給大家開個(gè)頭，詳細(xì)內(nèi)容可查看官方文檔PG109。
2023-07-10 10:43:18630 
了解eFPGA IP的基礎(chǔ)知識(shí)，它的優(yōu)點(diǎn)，以及為什么它將成為未來先進(jìn)駕駛輔助系統(tǒng)（ADAS）技術(shù)的關(guān)鍵要素。
2023-07-10 10:26:38237 
FPGA IP核（Intellectual Property core）是指在可編程邏輯器件（Field-Programmable Gate Array，FPGA）中使用的可復(fù)用的設(shè)計(jì)模塊或功能片段。它們是預(yù)先編寫好的硬件設(shè)計(jì)代碼，可以在FPGA芯片上實(shí)現(xiàn)特定的功能。
2023-07-03 17:13:284086 隨著晶體管尺寸不斷向原子尺度靠近，摩爾定律正在放緩，面對(duì)工藝技術(shù)持續(xù)微縮所增加的成本及復(fù)雜性，市場亟需另辟蹊徑以實(shí)現(xiàn)低成本前提下的芯片高性能，以TSV（Through Silicon Via，硅通孔）技術(shù)為代表的先進(jìn)封裝成為芯片集成的重要途徑。
2023-06-30 16:39:34512 
隨著對(duì)高速數(shù)據(jù)處理的需求呈指數(shù)級(jí)增長，Achronix始終走在創(chuàng)新的前沿，提供尖端解決方案，以滿足網(wǎng)絡(luò)行業(yè)不斷演進(jìn)的需求。通過集成400 GbE速度和PCIe Gen 5.0功能，Achronix
2023-06-29 16:30:13319 
1.安裝 IP 核
（1）打開工程，點(diǎn)擊菜單欄中【tools】 下的【IP Compiler】。
IP Compiler
（2）在彈出的 IP Compiler 界面中，選擇【File】下
2023-06-26 10:41:47
一．Xilinx FFT IP介紹
1.總體特性
?FFT IP核支持復(fù)數(shù)的正逆傅里葉變換，可以實(shí)時(shí)配置變換的長度
?變換的長度N=2 ^m^ ,m=3-16,即支持的點(diǎn)數(shù)范圍為8-65536
2023-06-19 18:34:22
說，上貨。
ROM使用教程
ROM的英文全稱為Read-Only Memory，即只讀存儲(chǔ)器。可以從任意地址上讀取數(shù)據(jù)，但是不能寫入。那么我們ROM中的數(shù)據(jù)，就需要我們提前存放進(jìn)去，在IP核中
2023-06-15 16:57:22
上文XILINX FPGA IP之Clocking Wizard詳解說到時(shí)鐘IP的支持動(dòng)態(tài)重配的，本節(jié)介紹通過DRP進(jìn)行MMCM PLL的重新配置。
2023-06-12 18:24:035513 
鎖相環(huán)基本上是每一個(gè)fpga工程必不可少的模塊，之前文檔xilinx 7 系列FPGA時(shí)鐘資源對(duì)xilinx fpga的底層時(shí)鐘資源做過說明，但是對(duì)于fpga的應(yīng)用來說，使用Clocking Wizard IP時(shí)十分方便的。
2023-06-12 17:42:032883 
用vivado2019.2建立工程，工程中調(diào)用cordic IP核進(jìn)行atan求解，功能仿真時(shí)正常且滿足要求；綜合時(shí)正常；實(shí)現(xiàn)時(shí)報(bào)錯(cuò)提示多重驅(qū)動(dòng)。
如果經(jīng)cordic計(jì)算后的輸出值不用于后續(xù)的操作
2023-06-06 17:17:37
S32G2 聚四氟乙烯
S32G2是ip核還是外設(shè)？
如果是ip核，是否可以集成到其他SoC中？
謝謝
2023-06-02 08:04:53
的集成電路芯核總稱，是經(jīng)過反復(fù)驗(yàn)證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中。到了SOC階段，IP核設(shè)計(jì)已成為ASIC電路設(shè)計(jì)公司和FPGA提供商的重要任務(wù)，也是其實(shí)
2023-05-30 20:53:24
FPGA硬核與軟核處理器有什么區(qū)別和聯(lián)系？
2023-05-30 20:36:48
RecurrentGPT 則另辟蹊徑，是利用大語言模型進(jìn)行交互式長文本生成的首個(gè)成功實(shí)踐。它利用 ChatGPT 等大語言模型理解自然語言指令的能力，通過自然語言模擬了循環(huán)神經(jīng)網(wǎng)絡(luò)（RNNs）的循環(huán)計(jì)算機(jī)制。
2023-05-29 14:34:43571 
的移動(dòng)通信組織3GPP（第三代合作伙伴計(jì)劃，3rdGenerationPartnershipProject）。一、不走尋常路的ITU-RITU-R另辟蹊徑，提出了一種
2023-05-29 06:00:00672 
A76，為工業(yè)控制、汽車、通信等泛工業(yè)領(lǐng)域提供CPU IP核；高性能核則基于第三代“香山”（昆明湖）性能提升，對(duì)標(biāo)ARM N2，為數(shù)據(jù)中心和算力設(shè)施等領(lǐng)域提供高性能CPU IP核。
2023-05-28 08:41:37
本文是本系列的第三篇，本文主要介紹FPGA常用運(yùn)算模塊-乘加器，xilinx提供了相關(guān)的IP以便于用戶進(jìn)行開發(fā)使用。
2023-05-22 16:17:12888 
現(xiàn)今的FPGA設(shè)計(jì)規(guī)模越來越龐大，功能越來越復(fù)雜，因此FPGA設(shè)計(jì)的每個(gè)部分都從頭開始著手是不切實(shí)際的。
2023-05-22 14:35:001327 
Memory Access) IP核開發(fā)文檔為產(chǎn)品資料“6-開發(fā)參考資料\Xilinx官方參考文檔\”目錄下的《pg020_axi_vdma.pdf》。VDMA IP核寄存器列表如下，其中S2MM_xx將視頻
2023-05-03 22:38:12
作者：Pascal Ravillion，Achronix產(chǎn)品營銷高級(jí)經(jīng)理 了解 eFPGA IP 的基礎(chǔ)知識(shí)，它的優(yōu)點(diǎn)，以及為什么它將成為未來先進(jìn)駕駛輔助系統(tǒng)（ ADAS ）技術(shù)的關(guān)鍵要素。 提高
2023-04-26 15:20:241302 
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸載過Modelsim，用vivado打開過ISE工程，因?yàn)楣こ讨泻芏?b class="flag-6" style="color: red">IP核不能用所以在重新生成過程中發(fā)現(xiàn)了這個(gè)問題，還請(qǐng)大神告知是怎么回事？
2023-04-24 23:42:21
日益增長的數(shù)據(jù)加速需求對(duì)硬件平臺(tái)提出了越來越高的要求，FPGA作為一種可編程可定制化的高性能硬件發(fā)揮著越來越重要的作用。近年來，高端FPGA 芯片 采用了越來越多的Hard IP去提升FPGA外圍
2023-04-18 11:30:06299 難以在全球化的先進(jìn)制程中分一杯羹，手機(jī)、HPC等需要先進(jìn)制程的芯片供應(yīng)受到嚴(yán)重阻礙，亟需另辟蹊徑。而先進(jìn)封裝/Chiplet等技術(shù)，能夠一定程度彌補(bǔ)先進(jìn)制程的缺失，用面積和堆疊換取算力和性能。
2023-04-15 09:48:561949 。設(shè)計(jì)原理FPGA內(nèi)部沒有FIFO的電路，實(shí)現(xiàn)原理為利用FPGA內(nèi)部的SRAM和可編程邏輯實(shí)現(xiàn)。ISE軟件中提供了FIFO的ip core，設(shè)計(jì)者不需要自己設(shè)計(jì)可編程邏輯和SRAM組成FIFO。設(shè)計(jì)者
2023-04-11 20:50:21
不多說，上貨。IP CORE 之 RAM 設(shè)計(jì)- ISE 操作工具本篇實(shí)現(xiàn)基于叁芯智能科技的SANXIN -B02 FPGA開發(fā)板，如有入手開發(fā)板，可以登錄官方淘寶店購買，還有配套的學(xué)習(xí)視頻
2023-04-10 16:43:04
不多說，上貨。IP CORE 之 ROM 設(shè)計(jì)- ISE 操作工具本篇實(shí)現(xiàn)基于叁芯智能科技的SANXIN -B02 FPGA開發(fā)板，如有入手開發(fā)板，可以登錄官方淘寶店購買，還有配套的學(xué)習(xí)視頻
2023-04-07 20:09:59
將此信號(hào)輸出到外部擴(kuò)展針即可。架構(gòu)設(shè)計(jì)和信號(hào)說明此模塊命名為pll_test。本設(shè)計(jì)共有兩個(gè)模塊構(gòu)成：一個(gè)反相器和一個(gè)PLL模塊（my_pll）。pll_my設(shè)計(jì)實(shí)現(xiàn)本模塊為FPGA內(nèi)部ip 模塊
2023-04-06 16:04:21
Opencores是一個(gè)開源的數(shù)字電路設(shè)計(jì)社區(qū)，它提供了免費(fèi)的開源IP（知識(shí)產(chǎn)權(quán)）核心，讓工程師和愛好者們可以使用這些IP核心來構(gòu)建自己的數(shù)字電路設(shè)計(jì)。Opencores的IP核心包括處理器、總線接口、視頻、音頻和其他數(shù)字電路組件
2023-04-03 10:39:531194
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