具有雙環(huán)路且符合 JESD204B 標準的超低噪聲 3.2GHz、15 路輸出時鐘抖動清除器
| Function | Dual-loop PLL |
| Number of outputs | 15 |
| RMS jitter (fs) | 54 |
| Output frequency (Min) (MHz) | 0.305 |
| Output frequency (Max) (MHz) | 3250 |
| Input type | LVCMOS, LVDS, LVPECL |
| Output type | LVCMOS, LVDS, LVPECL |
| Supply voltage (Min) (V) | 3.15 |
| Supply voltage (Max) (V) | 3.45 |
| Features | JESD204B |
| Operating temperature range (C) | -40 to 85 |
- 最高時鐘輸出頻率：3255MHz
- 多模式：雙 PLL、單 PLL 和時鐘分配
- 超低噪聲，2500MHz 時：
- 54fs RMS 抖動（12kHz 至 20MHz）
- 64fs RMS 抖動（100Hz 至 20MHz）
- –157.6dBc/Hz 本底噪聲
- 超低噪聲，3200MHz 時：
- 61fs RMS 抖動（12kHz 至 20MHz）
- 67fs RMS 抖動（100Hz 至 100MHz）
- –156.5dBc/Hz 本底噪聲
- PLL2
- –230dBc/Hz PLL FOM
- –128dBc/Hz PLL 1/f
- 相位檢測器速率高達 320MHz
- 兩個集成 VCO：2440 至 2580MHz
和 2945 至 3255MHz
- 多達 14 個差動器件時鐘
- CML、LVPECL、LCPECL、HSDS、LVDS 和 2xLVCMOS 可編程輸出
- 最多 1 個緩沖 VCXO/XO 輸出
- LVPECL、LVDS、2xLVCMOS 可編程輸出
- 1-1023 CLKout 分頻器
- 1-8191 SYSREF 分頻器
- SYSREF 時鐘 25ps 階躍模擬延遲
- 器件時鐘和 SYSREF 數(shù)字延遲和動態(tài)數(shù)字延遲
- PLL1 保持模式
- PLL1 或 PLL2 零延遲
- 支持 105°C PCB 溫度
（在散熱焊盤上測量）
LMK04832 是一款具有超高性能的時鐘調節(jié)器，不但支持 JEDEC JESD204B，而且與 LMK0482x 器件系列引腳兼容。
PLL2 可以配置 14 個時鐘輸出以驅動 7 個 JESD204B 轉換器或其他邏輯器件（使用器件和 SYSREF 時鐘）。SYSREF 可以通過直流和交流耦合提供。不只是 JESD204B 應用，14 個輸出中的每一個輸出都可以單獨配置為用于傳統(tǒng)時鐘系統(tǒng)的高性能輸出。
LMK04832 可以配置在雙 PLL、單 PLL 或時鐘分配模式下工作（使用或不使用 SYSREF 生成或時鐘恢復）。PLL2 可以使用內部或外部 VCO 工作。
LMK04832 既具有出色的性能， 又具有 多種特性，如功率和性能均衡調節(jié)、雙 VCO、動態(tài)數(shù)字延遲和保持模式，是提供靈活的高性能時鐘樹的理想器件。
