引言

頻率源是通信系統(tǒng)、雷達(dá)系統(tǒng)、儀器儀表等現(xiàn)代電子系統(tǒng)的核心部分之一，其性能的優(yōu)劣直接影響到整個(gè)系統(tǒng)的穩(wěn)定性，目前的頻率合成方法有多種，其中，應(yīng)用廣泛的有直接數(shù)字頻率合成技術(shù)（Direct Digital Synthesis，DDS）和鎖相式頻率合成器（Phase Locked Loop，PLL）兩種，但二者又有各自的優(yōu)缺點(diǎn)。DDS具有較高的頻率精度和雜散抑制，但寬頻帶是其實(shí)現(xiàn)難點(diǎn)；而PLL具有較高的頻率輸出帶寬，但是輸出頻率不可避免的相位噪聲和雜散是其缺陷。本文論述的寬帶步進(jìn)頻率信號(hào)源設(shè)計(jì)結(jié)合了二者的優(yōu)勢(shì)，能夠產(chǎn)生低噪聲雜散并且高輸出帶寬的信號(hào)。

由于近些年來(lái)，寬帶步進(jìn)頻率信號(hào)以其獨(dú)特的優(yōu)勢(shì)在通信和臂達(dá)系統(tǒng)中得到了廣泛的應(yīng)用，因此，本文重點(diǎn)討論LS波段寬帶步進(jìn)頻率信號(hào)源設(shè)計(jì)方法，考慮到FPGA具有較高的系統(tǒng)集成和時(shí)序控制性能，設(shè)計(jì)采用Xilinx公司的spartan3系列FPGA進(jìn)行頻率源模塊的配置和控制，使頻率源輸出的頻率能夠滿足設(shè)計(jì)要求。

1 頻率合成器的工作原理

頻率合成器芯片采用ADI公司的寬帶頻率合成器芯片ADF4350。該芯片是一款內(nèi)部集成VCO、鑒相器、電荷泵、分頻器等的低噪聲雜散PLL（鎖相環(huán)）芯片。VCO基波輸出頻率范圍為2 200～4 400 MHz，支持小數(shù)和整數(shù)N分頻，利用輸出端的1／2／4／8／16分頻電路可以產(chǎn)生帶寬為137．5～4 400 MHz頻段內(nèi)的任意頻率。片上VCO內(nèi)核由3個(gè)獨(dú)立的VCO組成，其輸出靈敏度為33 MHz／V，每個(gè)VCO使用16個(gè)重疊頻段，可以僅通過(guò)0．5～2．5 V壓控范圍，便可以控制整個(gè)頻帶的頻率輸出，該芯片采用5 mm×5 mm封裝，具有集成度大、可靠性強(qiáng)、功耗低等特點(diǎn)。ADF 4350的詳細(xì)信息見參考文獻(xiàn)。

ADF4350頻率合成器的參考頻率fREF由外部提供，該頻率經(jīng)芯片內(nèi)部R分頻器后提供給鑒相器，作為鑒相參考頻率FPFD。射頻輸出RFOUT的反饋頻率經(jīng)內(nèi)部N分頻器后輸出的頻率為FN，鑒相器將FN與FPFD比較后的相位差轉(zhuǎn)換為與之成比例的脈沖，提供給電荷泵。電荷泵產(chǎn)生攜帶誤差信息的推拉電流，經(jīng)芯片外部的環(huán)路濾波器積分轉(zhuǎn)換成攜帶相位差信息的調(diào)諧電壓，調(diào)諧片上VCO的壓控端，控制并輸出相應(yīng)的頻率。片上VCO的輸出頻率經(jīng)輸出分頻器（1／2／4／8／16）電路輸出，產(chǎn)生所需射頻輸出信號(hào)：

RFOUT=FPFD×［INT+（FRAC／MOD）］／RFD （1）

其中，INT為芯片內(nèi)部N分頻器的整數(shù)分頻值，F(xiàn)RAC和MOD分別為N分頻器的小數(shù)分頻系數(shù)的分子和分母值，射頻輸出端分頻系數(shù)RFD為1／2／4／8／16。因此，通過(guò)FPGA配置，有規(guī)律的調(diào)整鑒相參考頻率FPFD或者內(nèi)部N分頻器的分頻值便可以實(shí)現(xiàn)寬帶步進(jìn)頻率信號(hào)源的設(shè)計(jì)。ADF4350硬件外圍原理圖如圖1所示。

電阻R1用來(lái)選擇是否使用ADF4350的快速鎖定模式，具體阻值根據(jù)環(huán)路帶寬值通過(guò)ADIsimPLL仿真工具計(jì)算。本系統(tǒng)選用非快速鎮(zhèn)定模式，因此實(shí)際電路中R1電阻部分為開路。硬件電路的可測(cè)性設(shè)計(jì)可以方便后期的系統(tǒng)硬件調(diào)試?？紤]到高頻信號(hào)的電路傳輸特點(diǎn)，將各電源和主要引腳添加了濾波電容，頻率輸出端采用雙端口差分形式輸出，提高了頻率輸出的抗干擾特性。

2 步進(jìn)頻率源的參數(shù)設(shè)計(jì)

本文討論的寬帶步進(jìn)頻率源參數(shù)為：工作頻段為1．1～2．124 GHz，射頻輸出步進(jìn)頻率間隔為2 MHz，即每個(gè)步進(jìn)周期共輸出512個(gè)掃描頻率值。輸出功率可調(diào)。單頻點(diǎn)相位嗓聲優(yōu)于-90 dBc／Hz@10 kHz，雜散優(yōu)于-60 dBc。

通過(guò)硬件調(diào)試發(fā)現(xiàn)，每次更新N分頻器的分頻值產(chǎn)生步進(jìn)頻率，由于分頻值的變化差異，導(dǎo)致芯片內(nèi)部鎖相環(huán)完全失鎖，一段時(shí)間后再重新恢復(fù)鎖定。在此期間，VCO的壓控端將出現(xiàn)較大的抖動(dòng)，延長(zhǎng)鎖定時(shí)間，輸出雜散嚴(yán)重，因此本文重點(diǎn)討論以下實(shí)現(xiàn)方案。

固定ADF4350內(nèi)部分頻器的值，通過(guò)調(diào)整FPFD，使射頻輸出端產(chǎn)生滿足要求的寬帶步進(jìn)頻率信號(hào)。DDS具有極高的頻率分辨率和極短的轉(zhuǎn)換時(shí)間，但其工作帶寬和輸出最高頻率受到限制。而鎖相頻率合成器具有很高的工作頻率和帶寬，但其轉(zhuǎn)換時(shí)間相對(duì)較長(zhǎng)。因此本方案將二者結(jié)合起來(lái)，融合二者優(yōu)勢(shì)，便可獲得較高性能的頻率輸出。通過(guò)DDS控制改變FPFD產(chǎn)生滿足要求的寬帶步進(jìn)頻率信號(hào)，內(nèi)部寄存器分頻值沒有隨步進(jìn)頻率的變化而改變，因此鎮(zhèn)相環(huán)失鎖時(shí)間很短，頻率輸出雜散抑制良好，滿足設(shè)計(jì)要求。整體實(shí)現(xiàn)框圖如圖2所示。

設(shè)定ADF4350頻率合成器R分頻器中的分頻參數(shù)為0。鑒相參考頻率等于外部參考頻率即fREF=FPFD。設(shè)定系統(tǒng)工作在低噪聲模式，射頻輸出分頻器為2分頻，反饋端設(shè)定為VCO基頻。本方案選用的DDS芯片為ADI公司的低成本、低相位噪聲芯片AD9850，其頻率輸出計(jì)算公式為：

fDDS=（Phase×CLKIN）／232 （2）

其中，Phase為相位累加器的值，CLKIN為DDS參考輸入頻率，本文DDS的參考頻率由FPGA內(nèi)部數(shù)字時(shí)鐘管理單元DCM經(jīng)6倍頻輸出提供，為120 MHz。

根據(jù)頻率輸出參數(shù)設(shè)計(jì)要求，設(shè)定頻率源芯片內(nèi)部分頻器值INT=160，F(xiàn)RAC=0，MOD=20。則由公式（1）

可知：

RFOUT=FPFD×［INT+（FRAC／MOD）］／RFD=FPFD×［160+（0／20）］／2=80FPFD

因此，為了使RFOUT能夠輸出1．1～2．124 GHz帶寬并且以2 MHz為步進(jìn)的掃描信號(hào)，則FPFD相對(duì)應(yīng)的掃描頻率范圍為：

FPFD=（1．1～2．124）GHz／80=13．75～26．55 MHz步進(jìn)間隔為；△FPFD=2 MHz／80=25 kHz

由于R分頻器不參與分頻倍頻工作，則有fDDS=fREF=FPFD，△fDDS=△FPFD。由公式（2）可知：

綜上所述，Phase配置數(shù)據(jù)應(yīng)為492 131 669～950261 514，數(shù)據(jù)更新間隔為894 785，將Phase全部的配置數(shù)據(jù)利用Matlab軟件計(jì)算得出，通過(guò)FPGA以一定時(shí)序配置DDS即可控制ADF4350輸出端產(chǎn)生滿足要求的寬帶步進(jìn)頻率信號(hào)。

3 測(cè)試結(jié)果

ADF4350具有兩路射頻輸出，硬件設(shè)計(jì)考慮到系統(tǒng)的可擴(kuò)展性，分別將主輸出轉(zhuǎn)換成單端模式，傳輸至下一級(jí)。輔助射頻輸出端設(shè)計(jì)為差分輸出模式，方便系統(tǒng)功能擴(kuò)展。電路采用3．3 V單電源供電，實(shí)際PCB如圖3所示。

利用示波器測(cè)試VCO壓控端，在100 kHz環(huán)路帶寬情況下，10倍電壓放大顯示電壓抖動(dòng)如圖4所示，測(cè)定鎖定時(shí)間約為12μs。

通過(guò)R&S公司FSP頻譜分析儀，分別對(duì)單頻和步進(jìn)頻率進(jìn)行實(shí)際測(cè)試。單頻點(diǎn)測(cè)試通過(guò)FPGA編程配置射頻輸出功率為+1 dBm，測(cè)試輸出功率與相位噪聲，測(cè)試結(jié)果如表1所列。

測(cè)頻單點(diǎn)頻率輸出為1．5 GHz，頻譜分析儀的SPAN寬度為50 MHz，輸出功率為0．22 dBm，相位噪聲為-93．83 dBc@10kHz，測(cè)試結(jié)果如圖5所示。

由FPGA配置，設(shè)定每個(gè)步進(jìn)頻點(diǎn)的保持時(shí)間為100 μs，通過(guò)頻譜分析儀，測(cè)試寬帶步進(jìn)頻率的功率值，結(jié)果如圖6所示。

根據(jù)測(cè)試結(jié)果，本方案設(shè)計(jì)各項(xiàng)指標(biāo)基本滿足設(shè)計(jì)要求。由于傳輸線的衰減和反射作用，導(dǎo)致步進(jìn)頻率掃描輸出功率不夠平穩(wěn)。本文設(shè)計(jì)的寬帶步進(jìn)頻率源的后級(jí)可通過(guò)擴(kuò)展數(shù)控衰減器、放大器、選頻濾波器等網(wǎng)絡(luò)，將有利于調(diào)整輸出功率的平穩(wěn)度和帶外雜散抑制。

結(jié)語(yǔ)

本方法設(shè)計(jì)的LS波段寬帶步進(jìn)頻率信號(hào)源結(jié)合了DDS和鎖相環(huán)芯片二者的優(yōu)點(diǎn)，在FPGA的綜合配置、控制下完成了滿足要求的頻率源設(shè)計(jì)要求。如果將VCO的基準(zhǔn)電壓更新頻率按其16重疊頻段設(shè)置，即整個(gè)頻率輸出僅更新16次基準(zhǔn)電壓，那么在單個(gè)VCO線性區(qū)間，輸出頻率的穩(wěn)定時(shí)間將為納秒級(jí)，該方法將在后期的設(shè)計(jì)中重點(diǎn)研究。采用本方法設(shè)計(jì)的寬帶步進(jìn)頻率源具有集成度高、頻率穩(wěn)定性能好、電路簡(jiǎn)單、低功耗等特點(diǎn)。同時(shí)，該頻率源作為通用電子設(shè)備頻率源，可通過(guò)FPGA配置輸出135 MHz～4．4 GHz的帶寬輸出，具有廣泛的工程實(shí)用價(jià)值。