HLS高階綜合(high level synthesis)在被廣泛使用之前，作為商業(yè)技術(shù)其實(shí)已經(jīng)存在了20多年。設(shè)計(jì)團(tuán)隊(duì)對(duì)于這項(xiàng)技術(shù)可以說(shuō)呈現(xiàn)出兩極化的態(tài)度：要么堅(jiān)信它是先進(jìn)技術(shù)之翹楚，要么對(duì)其持謹(jǐn)慎懷疑態(tài)度。

高級(jí)語(yǔ)言IP的優(yōu)勢(shì)是顯而易見(jiàn)的，例如易維護(hù)性、在設(shè)計(jì)周期早期進(jìn)行重大變更的能力、以及大大節(jié)省產(chǎn)品上市時(shí)間等方面的優(yōu)勢(shì)都很明顯。目前的工具較之前一代工具，已有了大幅的進(jìn)步：它們?cè)试S一些受歡迎的高級(jí)語(yǔ)言(如C和C ++)的準(zhǔn)入，這一點(diǎn)讓眾多軟件工程師甘之如飴。與硬件描述語(yǔ)言(如VHDL和Verilog HDL)不同，它并不是由一小部分工程師掌握的工具。當(dāng)然，它也有局限性：語(yǔ)言限制，就像非可合成構(gòu)造(non-synthetic constructs)一樣，必須解決或與特殊代碼的問(wèn)題，這可能對(duì)設(shè)計(jì)性能產(chǎn)生負(fù)面影響。

還有更糟糕的，大量可能解決方案都必須經(jīng)過(guò)一一驗(yàn)證。目前的HLS工具是點(diǎn)工具(point tools)，他們解決的是某個(gè)具體問(wèn)題。軟件工程師還沒(méi)有一個(gè)生態(tài)系統(tǒng)來(lái)識(shí)別加速至硬件的代碼是否需要加速。對(duì)于那個(gè)工程師而言，這時(shí)的高階綜合可能是一個(gè)敵人，而不是朋友。如果沒(méi)有對(duì)底層多核平臺(tái)的全面理解，沒(méi)有對(duì)應(yīng)用程序進(jìn)行有效和準(zhǔn)確地分析，并且無(wú)法從設(shè)計(jì)空間中提取最佳解決方案，那么盲目斷言一個(gè)單點(diǎn)的工具可能會(huì)導(dǎo)致效率極低的解決方案。

定義

我們先退一步來(lái)說(shuō)說(shuō)定義。我們說(shuō)高級(jí)綜合（HLS），意思是在導(dǎo)出數(shù)字電路(digital circuits)的過(guò)程里，這個(gè)數(shù)字電路可以在高級(jí)規(guī)范的制造過(guò)程中合成。這個(gè)術(shù)語(yǔ)是行為和電子系統(tǒng)的結(jié)合：是一門(mén)技術(shù)，也是一門(mén)科學(xué)，它把設(shè)計(jì)意圖抽象化，抽象視圖可以自動(dòng)地將人類設(shè)計(jì)者的努力付諸現(xiàn)實(shí)。最終生成的設(shè)計(jì)應(yīng)遵循一系列要求，包括芯片面積、時(shí)鐘頻率、功耗和時(shí)間性能的要求等等。HLS工具的任務(wù)應(yīng)該是基于可移交給物理實(shí)現(xiàn)流程的而生成的優(yōu)秀設(shè)計(jì)。通常該接口是RTL(寄存器傳輸級(jí)別)，其中生成的描述是由數(shù)字設(shè)計(jì)領(lǐng)域的匯編語(yǔ)言VHDL和Verilog組成的，與邏輯綜合和物理實(shí)現(xiàn)可以接受的后端工具一樣高。 RTL描述內(nèi)容包括生成的電路在狀態(tài)機(jī)、存儲(chǔ)器和寄存器存儲(chǔ)、流水線或多周期操作方面的功能。

一個(gè)成功的HLS故事中一部分好像是一種藝術(shù)。它作為高級(jí)語(yǔ)言代碼(通常是C，C ++或SystemC)，給出的輸入規(guī)范必須滿足對(duì)它應(yīng)該如何編寫(xiě)的某些期望。而它的另一部分則是科學(xué)，因?yàn)镠LS已經(jīng)成熟到足以成為硬件工程師庫(kù)存中的實(shí)用工具。盡管設(shè)計(jì)生態(tài)系統(tǒng)還不算是一個(gè)理想平臺(tái)，因?yàn)樗圆豢杀ＷC達(dá)到可持續(xù)生產(chǎn)力的產(chǎn)生。因此每一個(gè)成功故事的背后，都包含著更多的不為人知的故事，包括不得不采用老辦法時(shí)倍感憤怒的團(tuán)隊(duì)，因?yàn)檫@樣既沒(méi)有真正利用多核，也沒(méi)有平臺(tái)中的FPGA空間。

尋求一個(gè)最佳解決方案(包括在面積，功率，時(shí)間性能方面)的過(guò)程必然充滿艱辛。在做設(shè)計(jì)決策時(shí)需要我們的專業(yè)知識(shí)，用戶也必須具有經(jīng)驗(yàn)，才能為既定的應(yīng)用程序或程序集進(jìn)行有效地HLS引擎做正確的決策。

挑戰(zhàn)

為了探索解決方案空間，我們必須根據(jù)給定的配置合成所得到的電路進(jìn)行全方位的嘗試。使用現(xiàn)在的HLS工具，每種特定配置可能需要幾分鐘到半小時(shí)或更長(zhǎng)時(shí)間。這顯然其實(shí)沒(méi)有幫助用戶減輕負(fù)擔(dān)，因?yàn)檫@個(gè)過(guò)程是手動(dòng)的、緩慢的、容易出錯(cuò)的，很容易導(dǎo)致明顯的非最優(yōu)解決方案。HLS引擎的常見(jiàn)弱點(diǎn)包括：

- 沒(méi)有早期的性能估計(jì)以及任何違反設(shè)計(jì)和平臺(tái)限制的行為

- 沒(méi)有利用所有可能的數(shù)據(jù)通信方式

- 沒(méi)有功能概述，也沒(méi)有對(duì)用戶代碼進(jìn)行優(yōu)化轉(zhuǎn)換

- 支持代碼報(bào)告得太晚了

- 在某些情況下，工具的高效實(shí)施是不可能的，例如當(dāng)必須將太多的加速器映射到硬件部分時(shí)。 HLS工具無(wú)法預(yù)先檢測(cè)到這種情況，也無(wú)法在用戶堅(jiān)持的情況下盡量減輕其影響。

這些弱點(diǎn)都對(duì)設(shè)計(jì)周期造成損害，因?yàn)樗鼈儾辉试S自動(dòng)設(shè)計(jì)空間探索，更不用說(shuō)為所需解決方案自動(dòng)生成軟件和硬件。

解決辦法

為了在整體生態(tài)系統(tǒng)中有效地整合高級(jí)綜合，需要更高級(jí)別的工具。 Silexica的SLX是唯一真正支持多核自動(dòng)生成軟件的生態(tài)系統(tǒng)，無(wú)論是硬連線(hardwired)，還是在FPGA上實(shí)現(xiàn)的軟核（如果有的話）。在我們的例子中，SLX解決方案中的分析功能保證用戶可以選擇適當(dāng)時(shí)機(jī)切入設(shè)計(jì)。它使用底層平臺(tái)的模型，包括硬連線處理器和軟處理器，現(xiàn)在正在擴(kuò)展到FPGA的硬件加速器。 SLX了解數(shù)據(jù)通信的可能方式及其成本。它可以分析用戶代碼以識(shí)別執(zhí)行熱點(diǎn)。它使用快速估算引擎，在數(shù)秒或數(shù)分鐘而不是數(shù)天和數(shù)周內(nèi)，為實(shí)際工業(yè)問(wèn)題進(jìn)行設(shè)計(jì)空間探索。

為了從具有FPGA加速器的異構(gòu)多核系統(tǒng)中獲得最佳效果，SLX面臨著有趣的挑戰(zhàn)。因此，目前正在擴(kuò)展FPGA資源的高級(jí)模型，以便如何組織硬件加速。該模型將允許靈活地在每個(gè)應(yīng)用程序的基礎(chǔ)上進(jìn)行架構(gòu)決策，因此非常適合HLS感知流程。它還將實(shí)現(xiàn)更準(zhǔn)確的性能評(píng)估，這對(duì)于有效探索解決方案空間至關(guān)重要。 SLX工具擴(kuò)展用于自動(dòng)HLS感知C代碼生成，將無(wú)縫切換到HLS工具，最后一步實(shí)現(xiàn)使用SLX進(jìn)行FPGA加速的端到端自動(dòng)化流程。

HLS是我們應(yīng)該善待的朋友，它也不應(yīng)該承載我們錯(cuò)誤的期望。為了使HLS成為一個(gè)方便且不可或缺的工具，我們需要提高設(shè)計(jì)抽象和自動(dòng)化的水平。SLX通過(guò)經(jīng)過(guò)檢查的應(yīng)用程序及其輸入數(shù)據(jù)，以及底層平臺(tái)的描述，即可幫助用戶以最小的努力獲得最佳設(shè)計(jì)。通過(guò)FPGA加速器實(shí)現(xiàn)異構(gòu)多核編程的完全集成流程的要求為Silexica工程師提供了有趣的問(wèn)題，敬請(qǐng)期待。

作者介紹：Nikilaos Kavvadias

Nikilaos來(lái)自于希臘，他于2008年畢業(yè)于希臘塞薩洛尼基亞里士多德大學(xué)（AUTH）的電子物理學(xué)專業(yè)，他的博士研究方向?yàn)槎ㄖ铺幚砥髟O(shè)計(jì)方法。他從2008年到2012年擔(dān)任伯羅奔尼撒大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)系的講師。2012年1月到2015年7月，他加入了Ajax編譯器，并幫助實(shí)現(xiàn)了高級(jí)綜合技術(shù)的商業(yè)化。2015年1月，Kavvadias博士加入Silexica，并擔(dān)任研發(fā)工程師。 他的研究興趣包括多核架構(gòu)的自動(dòng)軟件并行化、高階綜合、特定于應(yīng)用的處理器設(shè)計(jì)以及FPGA的系統(tǒng)設(shè)計(jì)。

編輯：hfy