時鐘是每個 FPGA 設(shè)計(jì)的核心。如果我們正確地設(shè)計(jì)時鐘架構(gòu)、沒有 CDC 問題并正確進(jìn)行約束設(shè)計(jì)，就可以減少與工具斗爭的時間。

但對于某些應(yīng)用，我們希望能夠更改某些IP中的時鐘頻率。其中一個例子是在圖像處理管道中，輸出分辨率可以動態(tài)變化，從而需要改變像素時鐘。

眾所周知，我們可以在 Zynq SoC 和 Zynq MPSoC 中使用結(jié)構(gòu)時鐘并在運(yùn)行時更改結(jié)構(gòu)時鐘的頻率。但是，如果我們在 Zynq 或 ZYNQ MPSoC 中使用 FPGA 或 PL，我們?nèi)匀豢梢允褂脛討B(tài)配置的時鐘向?qū)г谶\(yùn)行時更改頻率。

動態(tài)配置時鐘允許我們使用 AXI 接口在運(yùn)行時更改時鐘頻率。

為了創(chuàng)建一個簡單的示例，我們將實(shí)例化PS并將動態(tài)配置時鐘IP連接到主 AXI 接口。我們將輸出時鐘連接到 IO 引腳，以便我們可以對其進(jìn)行觀察并查看頻率的變化。

上面的時鐘是我們打算使用的最大頻率，這樣可以確保時序約束和時序性能正確。下圖是我們這次demo的最終設(shè)計(jì)。

接下來我們將在 Vitis 中開發(fā)軟件，并且將在設(shè)計(jì)中的 IP 下看到相關(guān)驅(qū)動及文檔。

開發(fā)這個IP的驅(qū)動和其他 AXI Lite 接口一樣，需要對IP寄存器空間進(jìn)行寫入和讀取。

要更改時鐘頻率輸出，我們有兩種選擇。如果只生成一個時鐘，我們可以使用名為 SetRate 的函數(shù)。該函數(shù)將通過AXI Lite總線傳遞到IP中，IP會給出我們所需的頻率輸出，并計(jì)算必要的分頻器、乘法器和相位參數(shù)實(shí)現(xiàn)所需的輸出頻率。

然而，如果我們有多個時鐘，那么我們需要分別計(jì)算這些寄存器的值并單獨(dú)更新時鐘寄存器（每個時鐘有兩個寄存器）。

這里有個注意點(diǎn)就是在進(jìn)行時鐘更改前最好等待IP鎖定到之前的頻率后再進(jìn)行新操作。

更改頻率的代碼還是比較簡單的，如下：

當(dāng)然，我們也可以使用類似的方法，通過將時鐘頻率降低來實(shí)現(xiàn)不同功耗模式下 FPGA 的功耗，從而實(shí)現(xiàn)降低功耗的功能。