1 概述

在集成電路行業(yè)飛速發(fā)展的今天，縮短產(chǎn)品開發(fā)的周期而又不犧牲驗(yàn)證過程，這不可避免地成為了商業(yè)市場(chǎng)的一個(gè)關(guān)鍵因素。Xilinx Vivado High Level Synthesis （即Vivado HLS，高層綜合）。這個(gè)工具直接使用C、C++或SystemC 開發(fā)的高層描述來綜合數(shù)字硬件，這樣就不再需要人工做出用于硬件的設(shè)計(jì)，像是VHDL 或Verilog 這樣的文件，而是由HLS 工具來做這個(gè)事情。

圖 1 FPGA設(shè)計(jì)中的抽象層次

從圖1 可知，抽象的層次越高可見的細(xì)節(jié)就越少，對(duì)于設(shè)計(jì)者來說設(shè)計(jì)起來越容易。

2 labs 1 vivado hls 生成RTL級(jí)文件
本次實(shí)驗(yàn)以fir（Finite Impulse Response）濾波器，有限長(zhǎng)單位沖激響應(yīng)濾波器為例。
Fir.c源代碼：

fir_test.c源碼：
******************************************************************************/
#include
#include
#include "fir.h"

int main () {
? const int? ? SAMPLES=600;
? FILE? ? ? ? ?*fp;


? data_t signal, output;
? coef_t taps[N] = {0,-10,-9,23,56,63,56,23,-9,-10,0,};


? int i, ramp_up;
? signal = 0;
? ramp_up = 1;
??
? fp=fopen("out.dat","w");
? for (i=0;i<=SAMPLES;i++) {
? if (ramp_up == 1)?
? signal = signal + 1;
? else?
? signal = signal - 1;


// Execute the function with latest input
? ? fir(&output,taps,signal);
? ??
? ? if ((ramp_up == 1) && (signal >= 75))
? ? ramp_up = 0;
? ? else if ((ramp_up == 0) && (signal <= -75))
? ? ramp_up = 1;
? ?
// Save the results.
? ? fprintf(fp,"%i %d %d\n",i,signal,output);
? }
? fclose(fp);
??
? printf ("Comparing against output data \n");
? if (system("diff -w out.dat out.gold.dat")) {


fprintf(stdout, "*******************************************\n");
fprintf(stdout, "FAIL: Output DOES NOT match the golden output\n");
fprintf(stdout, "*******************************************\n");
? ? ?return 1;
? } else {
fprintf(stdout, "*******************************************\n");
fprintf(stdout, "PASS: The output matches the golden output!\n");
fprintf(stdout, "*******************************************\n");
? ? ?return 0;
? }
}

本次實(shí)驗(yàn)將通過vivado hls將fir.c生成verilog代碼，實(shí)現(xiàn)c到verilog的轉(zhuǎn)換，展示了如何創(chuàng)建一個(gè)高層次的合成項(xiàng)目，驗(yàn)證C代碼，合成對(duì)RTL進(jìn)行設(shè)計(jì)，并對(duì)RTL進(jìn)行驗(yàn)證。

第一步：創(chuàng)建工程

工程名字：fir_prj下一步

點(diǎn)擊瀏覽，添加fir.c文件下一步

添加fir_test.c文件以及out.gold.dat文件下一步

Part選擇自己開發(fā)板對(duì)應(yīng)的器件。

點(diǎn)擊ok

點(diǎn)擊finish

工程創(chuàng)建完成。Source 包括我們的設(shè)計(jì)源文件，Test Bench是我們的仿真文件。

第二步：驗(yàn)證C源代碼

點(diǎn)擊project>run c simulation 點(diǎn)擊ok

C代碼仿真完成 0 errors

第三步：高級(jí)綜合

綜合完成。

第五步：IP創(chuàng)建

Fir濾波器工程也已經(jīng)生成。

至此vivado hls的基本使用，以及fir濾波器從c代碼已經(jīng)完全轉(zhuǎn)化為verilog和vhdl的代碼以及ip。下節(jié)將演示如何使用vivado添加fir濾波器ip。