本帖最后由 eehome 于 2013-1-5 09:59 編輯
IP核簡介IP核是指：將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM控制器、PCI接口等等設(shè)計成可修改
2011-07-06 14:15:52
IP核簡介IP核是指：將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM控制器、PCI接口等等設(shè)計成可修改參數(shù)的模塊,讓其它用戶可以直接調(diào)用這些模塊,以避免重復(fù)勞動。隨著CPLD
2011-07-15 14:46:14
你好，我在使用Xilinx網(wǎng)站的IP核時遇到了一些問題。我已經(jīng)下載了Vivado Webpack，也為此同時下載了IP-Core的許可證。Vivado Webpack工作正常，但我看不到我下載
2018-12-24 13:50:01
發(fā)生IP核鎖定，一般是Vivado版本不同導(dǎo)致的，下面介紹幾種方法： 1 常用的方法 1）生成IP核的狀態(tài)報告 Report -》 Report IP Status 2）點擊
2021-01-08 17:12:52
在模擬模型方面，Vivado提供的IP似乎有一些根本性的變化。在將工作設(shè)計從ISE 14.4轉(zhuǎn)換為Vivado 2013.2之后，然后按照建議的方式升級大部分Xilinx IP，例如基本乘法器，除法
2019-02-26 10:42:23
我一直在使用精簡版的AXI接口，但我需要使用突發(fā)模式來加快傳輸速度。我不太了解如何更改界面，有人可以告訴我如何在Vivado中更改我的IP以使用突發(fā)模式嗎？非常感激
2020-04-15 07:21:07
Vivado中xilinx_courdic IP核(求exp指數(shù)函數(shù))使用
2021-03-03 07:35:03
——點評：Vivado界面清爽，流程清晰，完敗Q2。再也不會因ISE的低集成度，再在各組件中調(diào)來調(diào)去了。2、加入代碼——點評：Add Source無明顯區(qū)別。3、添加IP核——點評：由于core gen
2021-01-08 17:07:20
在vivado生成ip核后缺少一大片文件，之前是可以用的，中途卸載過Modelsim，用vivado打開過ISE工程，因為工程中很多IP核不能用所以在重新生成過程中發(fā)現(xiàn)了這個問題，還請大神告知是怎么回事？
2023-04-24 23:42:21
約束實現(xiàn)的順序，以及他們到底什么時候被使用i. 以及到底什么時候文件被使用8.點擊IP source，可以對自己設(shè)計中的IP核文件進行進一步的設(shè)置a) b) 運行綜合，IP核和自己的設(shè)計作為一個整體
2016-11-09 16:08:16
我想問一下，在quartus上直接調(diào)用IP核和在qsys中用IP核有什么區(qū)別？自個有點迷糊了
2017-08-07 10:09:03
我調(diào)用了一個ip核 在下載到芯片中 有一個time-limited的問題 在完成ip核破解之后 還是無法解決 但是我在Google上的找到一個解決方法就是把ip核生成的v文件加到主項目文件中就是上面
2016-05-17 10:28:47
,int b);最后經(jīng)過編譯可以生成VHDL等硬件描述文件與IP核文件.我想調(diào)用自己寫的IP核(add函數(shù))我在vivado 中添加了自定義IP核與PS(處理系統(tǒng))我知道網(wǎng)上說用AXI Steam？ 來連接
2016-01-28 18:40:28
,int b);最后經(jīng)過編譯可以生成VHDL等硬件描述文件與IP核文件.我想調(diào)用自己寫的IP核(add函數(shù))我在vivado 中添加了自定義IP核與PS(處理系統(tǒng))我知道網(wǎng)上說用AXI Steam？ 來連接
2016-01-28 18:39:13
大家伙，又到了每日學(xué)習(xí)的時間了，今天咱們來聊一聊vivado 調(diào)用IP核。首先咱們來了解一下vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如
2018-05-15 12:05:13
現(xiàn)在我在vivado中做了一個基于axi總線測量頻率的ip核，不知道在sdk中怎么讀出頻率計數(shù)值，`timescale 1ns / 1ps
2019-07-22 17:16:26
vivado的三速以太網(wǎng)IP核接口太多了，完全不知道應(yīng)該怎么用，哪位大佬能發(fā)我一份設(shè)計或者仿真嗎？簡單的就好
2021-04-15 12:58:00
請教一下，vivado怎么把帶ip核的工程進行封裝，保證代碼不可見，可以通過端口調(diào)用。我嘗試了以下方法，ippackage，如果要在另一個程序里調(diào)用，也要提供源代碼；另一個方法是將網(wǎng)表文件edf文件與端口聲明結(jié)合，這種方法只能實現(xiàn)不帶ip核的封裝
2017-07-14 09:18:30
運算器等）、信號處理（FFT、DFT、DDS等）。IP核類似編程中的函數(shù)庫（例如C語言中的printf()函數(shù)），可以直接調(diào)用，非常方便，大大加快了開發(fā)速度。今天介紹的是vivado的三種常用IP核：...
2021-07-29 06:07:16
將程序從低版本的vivado搬移到高版本的vivado的時，直接在高版本的vivado下升級軟核中的各個IP后，在綜合過程中報錯。在低版本的vivado平臺下，原程序已經(jīng)完成編譯。
2020-11-14 20:57:13
在vivado生成ip核后缺少一大片文件，之前都是正常的，殺毒軟件也一直沒有開，突然就變成這樣了，還請大神告知是怎么回事？
2021-05-18 20:34:08
本實驗通過調(diào)用PLL IP core來學(xué)習(xí)PLL的使用、vivado的IP core使用方法。
2021-03-02 07:22:13
用Quartus II 調(diào)用IP核時，在哪可以查看IP核的例程
2014-07-27 20:28:04
BRAM IP核包括哪幾種類型？Vivado中xilinx_BRAM IP核怎么使用？
2021-03-08 07:11:54
初始化時存入數(shù)據(jù)。那在IP核rom中存放大量數(shù)據(jù)對FPGA有什么影響,比如我想存65536個16位的數(shù)，然后在64M或者128M的時鐘下讀出來。會不會導(dǎo)致FPGA速度過慢？
2013-01-10 17:19:11
本帖最后由 jf_25420317 于 2023-11-17 11:10 編輯
FPGA開發(fā)過程中，利用各種IP核，可以快速完成功能開發(fā)，不需要花費大量時間重復(fù)造輪子。
當(dāng)我們面對使用新IP核
2023-11-17 11:09:22
通用的IP核，使得用戶可輕松集成屬于自己的專用功能；但對于一些特定的外設(shè)，沒有現(xiàn)成可用的IP核，如液晶模塊CBGl28064等。用戶可通過自定義邏輯的方法在SOPC設(shè)計中添加自定義IP核。在實際應(yīng)用中
2019-08-06 08:29:14
很多人都說QUARYUSII中的IP核是收費的，不可以直接用的，其實不然，下面我以FIR濾波器的核的使用來給大家介紹IP核的使用，希望對大家有點幫助?！ ?.使用 ?。?）首先建立工程，這個就不
2019-06-03 09:09:51
請問一下ATAN
ip核中的輸出為什么經(jīng)常出現(xiàn)3F800000？而且我的輸入是很多零
中插著一個有效值，但是很多情況下的輸出是連著有兩個不為零的輸出?。科渲械谝粋€還是固定的80000000？？？很無助啊 。。。。好人一生平安?。。。?/div>
2017-04-14 15:40:46
請問哪位高手有ise軟件中的各個ip核的功能介紹
2013-10-08 16:41:25
2.5MHz 振幅0-5V 的正弦信號，請問 data 端口應(yīng)該輸入怎樣的信號？如果有Altera IP核相關(guān)的詳解資料推薦下更好。多謝了。
2014-10-28 12:34:41
我寫了一個緩存模塊，里面包含有一個BlockRAM的IP核，現(xiàn)在想把這個緩存模塊封裝成我的一個自定義ip，但是封裝完成之后仿真的時候會報錯 ，我的步驟是這樣的：1.寫一個.v文件，里面是我的緩存控制
2018-12-11 10:25:41
用vivado2019.2建立工程，工程中調(diào)用cordic IP核進行atan求解，功能仿真時正常且滿足要求；綜合時正常；實現(xiàn)時報錯提示多重驅(qū)動。
如果經(jīng)cordic計算后的輸出值不用于后續(xù)的操作
2023-06-06 17:17:37
為什么vivado2016調(diào)用MIG ip核會收到嚴重警告呢？這個critical warning會有影響嗎，要怎么解決呢？
2021-10-18 09:41:21
IP核應(yīng)用之計數(shù)器實驗?zāi)康模?b class="flag-6" style="color: red">了解FPGA的IP核相關(guān)知識并以計數(shù)器IP核為例學(xué)會基本IP使用的流程實驗平臺：無實驗原理： IP核（Intellectual Property core），也被稱為
2019-03-04 06:35:13
本例程主要使用Vivado 調(diào)用ROM IP核，用含有正弦曲線的.coe文件初始化ROM，最終通過仿真實現(xiàn)波形的顯示 一、首先建立工程 二、選擇芯片的型號 我
2021-01-08 17:16:43
請問我修改完MIG IP核以后，該如何進行更新呢？搗鼓了半天，要么更新為源代碼，要么就是提示我自己添加的端口不存在
2018-11-12 19:46:15
我對Vivado內(nèi)部的IP檢查點有疑問。當(dāng)我在Vivado中啟用IP內(nèi)核的檢查點時，我可以在Design Runs窗口中看到此IP的“synth”和“impl”。對于IP的“合成”，我可以理解這是
2019-03-08 13:30:52
請問有哪位大神，可以幫忙破解一個vivado的IP核。不勝感激，聯(lián)系QQ397679468
2017-11-24 09:30:30
%91/vivado2016-%E8%B0%83%E7%94%A8MIG-ip%E6%A0%B8%E4%B8%A5%E9%87%8D%E8%AD%A6%E5%91%8A-Project-1-19/m-p/884989鏈接不管用的話就按照下圖自己找吧?；貜?fù)： vivado2016 調(diào)用MIG ip核
2021-07-28 07:16:27
核的分類和特點是什么？基于IP核的FPGA設(shè)計方法是什么？
2021-05-08 07:07:01
的接口與IP核的功能無關(guān)，設(shè)計人員不需要了解核內(nèi)部也能利用它進行系統(tǒng)設(shè)計。OCP接口允許設(shè)計者根據(jù)不同的目的配置接口，包括接口的數(shù)據(jù)寬度、交換的握手協(xié)議等，在SoC設(shè)計中可以裁剪核的功能，降低設(shè)計復(fù)雜性
2019-06-11 05:00:07
16bit，定點signed(1.15)，即最高位符號位，15位小數(shù)。同時，繪制出matlab中cos時域和頻域的波形如下。 3 Vivado中添加配置FFT IP核Vivado中，打開IP
2019-08-10 14:30:03
當(dāng)我們通過IP目錄在Vivado中創(chuàng)建一些IP內(nèi)核時，將使用xdc文件生成一些內(nèi)核。在這個xdc文件中，它包括時序或物理約束。以DDR3控制器為例，用核心生成xdc文件。它包括時序約束和物理約束
2019-03-26 12:29:31
對你所有的人來說，我已經(jīng)閱讀了有關(guān)IP Block Designs的手冊和培訓(xùn)材料，并成功地生成了AXI LITE BRAM IP設(shè)計，以及之前在USER社區(qū)中為您提供的一些幫助。我所堅持
2020-03-20 08:52:30
嗨，我正在嘗試學(xué)習(xí)如何使用System Generator來創(chuàng)建自己的IP核。首先，我在DocNav中找到了一個ug948-vivado-sysgen-tutorial文檔。我在哪里可以找到本文檔中描述的示例？我在安裝目錄中的“examples”文件夾中找不到完全相同的示例。提前致謝馬丁
2020-05-22 07:22:09
通用的IP核，使得用戶可輕松集成屬于自己的專用功能；但對于一些特定的外設(shè)，沒有現(xiàn)成可用的IP核，如液晶模塊CBGl28064等。用戶可通過自定義邏輯的方法在SOPC設(shè)計中添加自定義IP核。在實際應(yīng)用中
2019-08-05 07:56:59
我正在嘗試將Xilinx MIG IP Core從1.7版升級到1.9版。 Coregen UI左側(cè)有一個方便的“升級IP核”按鈕，但它顯示為灰色。我需要做什么才能進行IP核升級？我在Kintex
2019-11-04 09:26:19
Vivado工程xxx_xc7z020xc7z020 PL端IP核測試Vivado工程swbinPS端IP核測試裸機可執(zhí)行文件projectPS端IP核測試裸機
2021-11-11 09:38:32
本文介紹了IP核的概念及其在SoC設(shè)計中的應(yīng)用，討論了為提高IP核的復(fù)用能力而采用的IP核與系統(tǒng)的接口技術(shù)。引言隨著半導(dǎo)體技術(shù)的發(fā)展,深亞微米工藝加工技術(shù)允許開發(fā)上百萬門級的單芯片，已能夠?qū)⑾到y(tǒng)級
2018-12-11 11:07:21
的經(jīng)驗幾乎為0，因此我想就如何解決這個問題提出建議。這就是我的想法：1 - 首先，用Vivado HLS轉(zhuǎn)換VHDL中的C代碼（我現(xiàn)在有一些經(jīng)驗）2 - 在Vivado HLS中生成IP核（如果我
2020-03-24 08:37:03
你好我正在嘗試在vivado HLS中創(chuàng)建一個IP，然后在vivado中使用它每次我運行Export RTL我收到了這個警告警告：[Common 17-204]您的XILINX環(huán)境變量未定義。您將
2020-04-03 08:48:23
嗨，我想創(chuàng)建一個設(shè)計，我需要2Mhz clk，我想用16Mhz輸入時鐘的vivado套裝中的“時鐘向?qū)А?b class="flag-6" style="color: red">IP核生成它。根據(jù)Xilinx手冊（下面的鏈接），這可以通過CLKOUT4_CASCADE選項
2020-07-27 06:32:48
使用的是Vivado，希望使用其FIRIP核設(shè)計一個濾波器，該濾波器不是固定結(jié)構(gòu)，而是可以根據(jù)項目中的變量filterselect的值選擇其通帶頻率，例如filterselect=0,1,2,3
2017-08-10 05:49:04
目前在項目中準(zhǔn)備使用ad7616芯片并已購買，但在FPGA的使用過程中出現(xiàn)了一些問題，我使用了github上的hdl核（hdl-2016_r2），但是當(dāng)我在xillinx vivado2016.2中
2018-07-31 09:47:33
`玩轉(zhuǎn)Zynq連載21——Vivado中IP核的移植更多資料共享騰訊微云鏈接：https://share.weiyun.com/5s6bA0s百度網(wǎng)盤鏈接：https://pan.baidu.com
2019-09-04 10:06:45
cos時域和頻域的波形如下。 3 Vivado中添加配置FFT IP核Vivado中，打開IP Catalog，搜索FFT或者找到分類Core àDigital Signal Processing
2020-01-07 09:33:53
我已獲得Xilinx HDMI IP內(nèi)核的評估許可證，并已將其加載到許可證管理器中。我的IP經(jīng)理似乎缺少實際的IP本身。我已經(jīng)檢查了計算機上的Xilinx文件夾，但找不到任何文件。我找到了名為
2019-01-02 15:02:41
大家伙，又到了每日學(xué)習(xí)的時間了，今天咱們來聊一聊vivado 調(diào)用IP核。首先咱們來了解一下vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如
2018-05-16 11:42:55
有關(guān)FPGA——VIVADO15.4開發(fā)中IP 的建立
2017-02-28 21:04:35
15 本文主要詳解Vivado中新建工程或把IP搭建成原理圖，具體的跟隨小編一起來了解一下。
2018-06-30 04:51:00
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大家好，又到了每日學(xué)習(xí)的時間了，今天咱們來聊一聊vivado 調(diào)用IP核。 首先咱們來了解一下vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如
2018-05-28 11:42:1436234 此視頻概述了Vivado Design Suite中的IP加密。
它涵蓋了IP加密工具流程，如何準(zhǔn)備加密IP以及如何在Vivado中運行加密工具。
2018-11-20 06:34:005948 了解如何生成Vivado HLS IP模塊，以便在System Generator For DSP中使用。
2018-11-20 06:08:002940 了解Vivado中的Logic Debug功能，如何將邏輯調(diào)試IP添加到設(shè)計中，以及如何使用Vivado Logic Analyzer與邏輯調(diào)試IP進行交互。
2018-11-30 06:22:003107 了解如何使用Vivado的創(chuàng)建和封裝IP功能創(chuàng)建可添加自定義邏輯的AXI外設(shè)，以創(chuàng)建自定義IP。
2018-11-29 06:48:006801 
了解如何使用Vivado Design Suite IP Integrator有效地調(diào)試AXI接口。
本視頻介紹了如何使用該工具的好處，所需的調(diào)試步驟和演示。
2018-11-29 06:00:003680 了解report_design_analysis，這是一個新的Vivado報告命令，可以獨特地了解時序和復(fù)雜性特征，這些特性對于分析時序收斂問題很有價值。
2018-11-26 07:01:003314 ? Xilinx公司的FPGA中有著很多的有用且對整個工程很有益處的IP核，比如數(shù)學(xué)類的IP核，數(shù)字信號處理使用的IP核，以及存儲類的IP核，本篇文章主要介紹BRAM ?IP
2020-12-29 15:59:399496 前年，發(fā)表了一篇文章《VCS獨立仿真Vivado IP核的一些方法總結(jié)》（鏈接在參考資料1），里面簡單講述了使用VCS仿真Vivado IP核時遇到的一些問題及解決方案，發(fā)表之后經(jīng)過一年多操作上也有
2021-03-22 10:31:163409 前年，發(fā)表了一篇文章《VCS獨立仿真Vivado IP核的一些方法總結(jié)》(鏈接在參考資料1)，里面簡單講述了使用VCS仿真Vivado IP核時遇到的一些問題及解決方案，發(fā)表之后經(jīng)過一年多操作上也有些許改進，所以寫這篇文章補充下。
2022-08-29 14:41:551549 在仿真Vivado IP核時分兩種情況，分為未使用SECURE IP核和使用了SECURE IP核。
2023-06-06 14:45:431240 
在仿真Vivado IP核時分兩種情況，分為未使用SECURE IP核和使用了SECURE IP核。
2023-06-20 14:23:57622 Vivado IP核提供了強大的FIFO生成器，可以通過圖形化配置快速生成FIFO IP核。
2023-08-07 15:36:281628 
FPGA開發(fā)中使用頻率非常高的兩個IP就是FIFO和BRAM，上一篇文章中已經(jīng)詳細介紹了Vivado FIFO IP，今天我們來聊一聊BRAM IP。
2023-08-29 16:41:492605 
在給Vivado中的一些IP核進行配置的時候，發(fā)現(xiàn)有Shared Logic這一項，這里以Tri Mode Ethernet MAC IP核為例，如圖1所示。
2023-09-06 17:05:12529 
Vivado是Xilinx公司2012年推出的新一代集成開發(fā)環(huán)境，它強調(diào)系統(tǒng)級的設(shè)計思想及以IP為核心的設(shè)計理念，突出IP核在數(shù)字系統(tǒng)設(shè)計中的作用。
2023-09-17 15:37:311060 
文章是基于Vivado的 2017.1的版本，其他版本都大同小異。 首先在Vivado界面的右側(cè)選擇IP Catalog 選項。
2023-12-05 15:05:02317 
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