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Signal Integrity Sim ulation with Allegro for PCB Borad Design
在高速pcb設(shè)計(jì)過程中,僅僅依靠個(gè)人經(jīng)驗(yàn)布線 往往存在巨大的局限性.利用Cadence的Allegro軟件包對電路進(jìn)行PCB級的仿真,可以最優(yōu)化線路布局,極大地提高電路設(shè)計(jì)質(zhì)量,從而縮短設(shè)計(jì)周期.本文結(jié)合作者的實(shí)際設(shè)計(jì)經(jīng)驗(yàn),介紹使用Cadence的一般步驟并列舉在使用過程中所發(fā)現(xiàn)的一些問題。
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