多年來，數(shù)字信號處理器 （DSP） 設(shè)計(jì)人員一直在應(yīng)付這樣一項(xiàng)艱難的工作：提供占用空間小的高性能芯片，而且要不影響靈活性和軟件的可編程能力。
　　由于新的應(yīng)用程序發(fā)展速度驚人，提供的 DSP 必須在功率、性能和使用壽命上跟上這種速度，應(yīng)對當(dāng)前面臨的挑戰(zhàn)，并準(zhǔn)備好應(yīng)對未來的應(yīng)用。這些高性能多核心 DSP被越來越多地應(yīng)用在電信接入、改進(jìn)數(shù)據(jù)率GSM服務(wù)（EDGE）和基礎(chǔ)設(shè)施設(shè)備領(lǐng)域，用來處理語音、視頻和無線電信號。
　　以前，電信設(shè)備制造商使用專用的 ASIC 或 DSP-ASIC 組合來達(dá)到自己的目標(biāo)?，F(xiàn)在，這些新的 DSP 可以替代那些繁瑣的解決方案；如果足夠強(qiáng)大，它們還可以實(shí)現(xiàn)以前的解決方案所無法實(shí)現(xiàn)的靈活性。對于那些必須在網(wǎng)絡(luò)部署中持續(xù)使用多年的接入和基礎(chǔ)設(shè)施設(shè)備，而言， 這些靈活的解決方案是大有裨益的。假如這些類型的設(shè)備和應(yīng)用程序的使用壽命得到延長，那么，成功的關(guān)鍵就是靈活性、適應(yīng)性和現(xiàn)場可編程性。
　　在目前的技術(shù)條件下，ASIC 在靈活性或現(xiàn)場可編程性方面不如 DSP，但 DSP 的能耗較大，這讓芯片設(shè)計(jì)人員左右為難。不過，還是有希望：新一代的多核心 DSP 可以同時(shí)做到高性能和高能效。做到這點(diǎn)的技術(shù)是存在的，但必須先解決“功率耗散”（功率極限）問題。
　　功率極限
　　目前，芯片功率耗散的源頭有兩個：以泄漏形式出現(xiàn)的靜態(tài)現(xiàn)象；以開關(guān)運(yùn)算形式出現(xiàn)的動態(tài)現(xiàn)象。在采用 90 納米和以下工藝的 CMOS 技術(shù)中，這種功率耗散現(xiàn)象最為明顯。但是，新一代的 DSP 設(shè)計(jì)不僅能減輕和避開這種功率極限，而且實(shí)際上可以提高基礎(chǔ)設(shè)施、接入和 EDGE 設(shè)備的處理能力，同時(shí)限制功率消耗和熱量耗散。
　　部分特定CMOS 技術(shù)下的能耗界定的關(guān)鍵度量指標(biāo)：
　　?電源電壓
　　?門開關(guān)速度
　　?門輸入電容
　　?門功耗
　　?每個 MAC 運(yùn)算消耗的能源
　　研究表明，同等功能（如 MAC 單元）的功率密度（即單位面積的功率）在 0.13 微米（含）以上的芯片中相當(dāng)穩(wěn)定。但是，到達(dá) 90 納米時(shí)，這個指標(biāo)會突然升高。
　　
　　Power/Area versus Silicon Technology
　　功率/面積與硅技術(shù)