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      電子發(fā)燒友網(wǎng)>電子資料下載>電子教材>維特比譯碼器結(jié)構(gòu)優(yōu)化設(shè)計實現(xiàn)

      維特比譯碼器結(jié)構(gòu)優(yōu)化設(shè)計實現(xiàn)

      2011-03-16 | rar | 1.22 MB | 次下載 | 免費

      資料介紹

      摘要：對于維特比譯碼器設(shè)計與實現(xiàn)時速度的制約問題，通過優(yōu)化加、比、選各單元模塊結(jié)構(gòu)，采用模歸一化路
      徑度量值和全并行的ACS 結(jié)構(gòu)，簡化了ACS 硬件實現(xiàn)的復(fù)雜度并極大地提高了運算速度，為了提高數(shù)據(jù)吞吐率，幸
      存路徑存儲與回溯單元使用4 塊SRAM 優(yōu)化數(shù)據(jù)的存儲、回溯和譯碼。利用TSMC 0.18 邏輯工藝，實現(xiàn)了一種回溯
      度為64、3bit 軟判決的(2,1,7)維特比譯碼器，在1.98V，125℃操作環(huán)境下，使用Design Compiler 邏輯綜合后靜態(tài)時序
      分析，顯示數(shù)據(jù)最大吞吐率為215Mb/s,Astro 自動布局布線后的譯碼器芯片內(nèi)核面積為1.56mm2，功耗約為103mW。
      關(guān)鍵詞：維特比譯碼器；加比選；蝶形單元；模歸一化；回溯；單端口存儲器

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