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本文通過對傳統(tǒng)大規(guī)模集成電路設(shè)計流程的優(yōu)化，得到了更適合于深亞微米工藝集成電路的后端設(shè)計流程，詳細(xì)介紹了包括初步綜合、自定義負(fù)載線的生成、版圖規(guī)劃、時鐘樹綜合、靜態(tài)時序分析等，并通過前端和后端設(shè)計的相互協(xié)作對大規(guī)模集成電路進行反復(fù)優(yōu)化以實現(xiàn)設(shè)計更優(yōu)。并基于ARTISAN 標(biāo)準(zhǔn)單元庫，以PLL 頻率綜合器中可編程分頻器為例，在TSMC 0.18μm CMOS 工藝下進行了后端設(shè)計，最后給出了可編程分頻器的后仿真結(jié)果、芯片照片和測試結(jié)果，
芯片內(nèi)核面積1360.5μm2，測試結(jié)果表明設(shè)計符合要求。
關(guān)鍵詞：深亞微米，后端設(shè)計，標(biāo)準(zhǔn)單元，自定義線負(fù)載模型
芯片內(nèi)核面積1360.5μm2，測試結(jié)果表明設(shè)計符合要求。
關(guān)鍵詞：深亞微米，后端設(shè)計，標(biāo)準(zhǔn)單元，自定義線負(fù)載模型
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