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文中首先分析了調(diào)幅信號(hào)發(fā)生器的數(shù)學(xué)表達(dá)式,然后根據(jù)其數(shù)學(xué)表達(dá)式,在matlab/simulink下建立相應(yīng)的數(shù)學(xué)模型,然后利用DSP Builder模塊庫(kù)中的SignalCompiler工具將此模型轉(zhuǎn)換為VHDL語(yǔ)言,最后在QuartusII中對(duì)其進(jìn)行編譯直至下載到FPGA中,實(shí)現(xiàn)相應(yīng)的電路。這種設(shè)計(jì)方法可以快速進(jìn)行數(shù)字信號(hào)處理器的設(shè)計(jì),而且又便于修改和擴(kuò)充其功能,整個(gè)設(shè)計(jì)思路靈活,圖形界面簡(jiǎn)單直觀,開發(fā)周期短。
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