7系列FPGA GTP收發(fā)器的可定制Logicore?IP Chipscope?Pro集成誤碼率測試（IBert）內核用于評估和監(jiān)控GTP收發(fā)器。該核心包括在FPGA邏輯中實現(xiàn)的模式生成器和校驗器，以及對端口的訪問和GTP收發(fā)器的動態(tài)重新配置端口屬性。還包括通信邏輯，允許通過JTAG對設計進行運行時訪問。根據(jù)客戶配置和本文檔中的描述，此核心可以用作獨立的或開放的設計。

　　特征

　　?在Chipscope Pro分析儀軟件和Ibert核心之間提供通信路徑

　　?提供用戶可選擇數(shù)量的7系列FPGA GTP收發(fā)器

　　?收發(fā)器可根據(jù)需要的線速率、參考時鐘速率、參考時鐘源和數(shù)據(jù)路徑寬度進行定制。

　　?需要一個系統(tǒng)時鐘，該時鐘可以來自一個PIN或一個啟用的GTP收發(fā)器。

　　Ibert核心設計用于需要驗證或評估7系列FPGA GTP收發(fā)器的任何應用。

　　Ibert核心為7系列FPGA GTP收發(fā)器提供了一個廣泛的物理介質附件（PMA）評估和演示平臺?？蓞?shù)化地使用不同的GTP收發(fā)器和時鐘拓撲結構，ibert核心也可以定制為使用不同的線路速率、參考時鐘速率和邏輯寬度。所需的每個GTP收發(fā)器都包含數(shù)據(jù)模式生成器和校驗器，提供各種不同的偽隨機二進制序列（PRB）和要通過信道發(fā)送的時鐘模式。此外，可以通過與GTP收發(fā)器的DRP端口通信的邏輯訪問GTP收發(fā)器的配置和調整，以更改屬性設置，以及控制端口上的值的寄存器。在運行時，Chipscope Analyzer工具通過JTAG，使用作為Ibert核心一部分的xilinx電纜和專有邏輯與Ibert核心進行通信。