學(xué)習(xí) Verilog HDL 和 FPGA 之間，始終會出現(xiàn)一組群體，他們都是徘徊在學(xué)習(xí)的邊緣。在他們的心中一直回響著這樣的一個問題：“我在學(xué)什么，為什么不管我怎么學(xué)，我都沒有實感 。。。 ” 沒錯這就是初學(xué) Verilog HDL + FPGA 的心聲。

　　在眾多的Verilog HDL 參考書，隱隱約約會會出現(xiàn)這樣的一個“建模”。建模在Verilog HDL的世界里是一個重要的基礎(chǔ)，筆者始終無法明白，為什么參考書們怎么都不甘情愿的好好描述它們?！敖！鳖櫭剂x就是“模塊建立”的省略。FPGA的邏輯資源，好比樂高的積木，要組合樂高就是需要工具，那Verilog HDL就是FPGA建模的工具。

　　Verilog HDL 作為“建?！钡囊粋€工具，但是沒有技巧的使用它們是無法很好的發(fā)揮到它。讀者們，曾經(jīng)何時有沒有為建模的規(guī)劃而頭疼過？讀者們，曾經(jīng)何時有沒有為天書般的源碼，想把頭去撞墻？到最后的最后，讀者們，曾經(jīng)何時有沒有沖動想用一把火把全部東西都燒掉。這些心情筆者也擁有過，而且筆者也干過，這一切的一切都只是一個原因 ：

　　“沒有建模的技巧 。。。 ” 網(wǎng)絡(luò)上常說學(xué)習(xí)Verilog HDL 就是要明白什么是RTL級代碼，多參考別人寫的代碼，

　　但是前提是“你能不能看懂別人在寫什么，別人在設(shè)計什么，別人在做什么”。有一句學(xué)

　　習(xí)Verilog HDL 的名言 “參考別人的代碼有如半死不活的受折磨”，當(dāng)你看懂別人在寫什么的時候，估計在那之際你已經(jīng)形成一具行尸走肉，這一切的一切都是：

　　“沒有建模技巧 。。。 ” 在這里筆者沒有攻擊他人的意思，筆者始終覺得一個好的設(shè)計不僅是自己看得懂，而且還要別人看得懂，設(shè)計的表達(dá)能力要直接，代碼要整齊，建模有結(jié)構(gòu)。 筆者一直覺得可恨，為什么建模技巧作為Verilog HDL的基本功，它甚至比時序分析，功能仿真來得更重要，但是卻沒有被重視。建模技巧的潛能是難以估計，筆者一直深信擁有建模技巧的建模，Verilog HDL 語言絕對不會亞于其他高級語言，甚至還可以超越它們。關(guān)于這一點，這一本筆記已經(jīng)可以證明。

　　很多初學(xué)Verilog HDL + FPGA 的朋友會成為徘徊在邊緣的一群，主要原因就是他們沒有掌握好建模技巧，而形成他們繼續(xù)前進(jìn)的一大阻礙。 在這里筆者將自己養(yǎng)成的建模技巧，故筆者稱為“低級建模”這一建模技巧。筆者經(jīng)過一段時間使用后，編輯成為一本筆記。好讓許更多初學(xué)的朋友越過這一段學(xué)習(xí)的大障礙。

　　說實話，在這本筆記還沒有開始之前，筆者正是初到社會之際。那時候的筆者正好是徘徊在學(xué)習(xí)Verilog HDL + FPGA 的邊緣，每天早上七時工作到晚上七時，失去大量的學(xué)習(xí)熱情的同時，再加上無法突破學(xué)習(xí)的障礙。筆者真的很想很想什么東西都不干，甚至放下筆者所喜愛的學(xué)習(xí)。 在學(xué)習(xí)Verilog HDL + FPGA 的時候，筆者有嘗試過把頭撞墻，表演“獅子”。最后筆者一股勁將所有之前所學(xué)的資料，都一把火（Shift + Delete）通通燒掉。好似將所有有關(guān) Verilog HDL + FPGA 的學(xué)習(xí)回歸到零，那種心情筆者到現(xiàn)在還記憶猶新。 在工廠工作一段時間后，不知為何學(xué)習(xí)的沖動一只從心里深處涌出！ 筆者向自己說“好想再一次接觸Verilog HDL + FPGA呀，就這樣放棄我真的很不甘心 ”。到底是偶然還是冥冥之中，筆者在ourdev上看見了FPGA黑金開發(fā)板 。..。.. （ 筆者真的很感謝黑金動力社區(qū)的AVIC大大，很感謝他提供了一個給筆者編寫這一本筆記的平臺） 筆者告訴自己，不會再犯同樣的錯誤，要找出“障礙的原因”。于是筆者開始測試許多不同的實驗，最后筆者發(fā)現(xiàn)到一個關(guān)鍵的東西，那就是“建模”。筆者為了證實自己的想法是對的，就開始針對“建?！睂懥艘槐娟P(guān)于Verilog HDL 建模技巧的思路篇筆記。 之后，想法越來越多，“建模技巧”也越來越成熟。