本文敘述了FPGA的亞穩(wěn)定性，敘述了它是如何發(fā)生的，是如何導(dǎo)致設(shè)計(jì)失效的。文中說明了如何計(jì)算亞穩(wěn)定性能的MTBF值，并解釋了器件和設(shè)計(jì)性能的變化將會(huì)如何影響該值

　　引言：亞穩(wěn)定性（ Metastability）是數(shù)字設(shè)備（含F(xiàn)PGA）中導(dǎo)致系統(tǒng)失效的一種現(xiàn)象，當(dāng)信號(hào)在非相關(guān)時(shí)鐘域或異步時(shí)鐘域之間傳輸時(shí)發(fā)生。本文敘述FPGA中的亞穩(wěn)定性，討論了它如何發(fā)生，如何導(dǎo)致系統(tǒng)失效

　　數(shù)字電路的設(shè)計(jì)者通過對(duì)兩次失效之間間隔的平均值（MTBF）進(jìn)行計(jì)算，得到亞穩(wěn)定性定量描述，從而指示設(shè)計(jì)者采取適當(dāng)?shù)姆椒ㄒ詼p少發(fā)生失效的可能性（幾率）。本文講解了如何根據(jù)不同的器件和設(shè)計(jì)參數(shù)計(jì)算MTBF，解釋了FPGA廠商和FPGA設(shè)計(jì)者兩方面是如改善MTBF的。設(shè)計(jì)者運(yùn)用相關(guān)的設(shè)計(jì)技術(shù)和優(yōu)化方案，減少亞穩(wěn)定失效的幾率，使得系統(tǒng)的可靠性得以提高

　　何為亞穩(wěn)定性（ Metastability）

　　數(shù)字器件（例如FPGA）中所有的寄存器都具有所設(shè)定的時(shí)序要求。根據(jù)該要求，每一個(gè)寄存器都可以正確地捕獲它輸入端口的數(shù)據(jù)，并激勵(lì)輸出信號(hào)至它的輸出端口。為了保證這種操作的可靠，寄存器的輸入信號(hào)必須在時(shí)鐘沿之前的最小時(shí)間段保持穩(wěn)定（寄存器建立時(shí)間），以及在時(shí)鐘沿之后的最小時(shí)間段保持穩(wěn)定（寄存器保持時(shí)間t）。然后在特定的時(shí)鐘輸出延遲（t）之后，寄存器產(chǎn)生有效的輸出。如果某個(gè)信號(hào)的傳輸違背了上述建立時(shí)間ts和保持時(shí)間th的要求，該寄存器就有可能進(jìn)入亞穩(wěn)態(tài)。發(fā)生亞穩(wěn)態(tài)時(shí)（某些時(shí)鐘周期），寄存器的輸出值會(huì)漂浮在高電平（高狀態(tài)）和低電平（低狀態(tài)）之間，這也就意味著指定的輸出高狀態(tài)和輸出低狀態(tài)會(huì)在t。之后再度被延遲在同步系統(tǒng)中，輸入信號(hào)總是滿足寄存器的時(shí)序要求（設(shè)計(jì)必須），所以亞穩(wěn)態(tài)不會(huì)發(fā)生通常，若在無關(guān)時(shí)鐘域電路或異步時(shí)鐘域電路之間發(fā)生信號(hào)傳輸，亞穩(wěn)態(tài)問題將會(huì)發(fā)生。此時(shí)，設(shè)計(jì)者不能保證這些信號(hào)能符合ts和th，這是因?yàn)檫@些信號(hào)可能在相對(duì)于目標(biāo)域時(shí)鐘的任何時(shí)刻到達(dá)。而這些信號(hào)中的任何一個(gè)若發(fā)生ts和t時(shí)序違規(guī)，將導(dǎo)致一次亞穩(wěn)態(tài)輸出。寄存器或者不符合時(shí)序要求進(jìn)入亞穩(wěn)態(tài)，或者符合時(shí)序要求回到穩(wěn)態(tài)，這兩種可能性兼而有之，而它們很大程度上取決于FPGA器件的制造工藝技術(shù)，以及運(yùn)行時(shí)的條件。大多數(shù)情況下，寄存器將快速地返回到指定的穩(wěn)定狀態(tài)。