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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>如何使用FPGA實(shí)現(xiàn)FIR抽取濾波器的設(shè)計(jì)

      如何使用FPGA實(shí)現(xiàn)FIR抽取濾波器的設(shè)計(jì)

      2020-09-25 | pdf | 0.10 MB | 次下載 | 1積分

      資料介紹

      　　用FPGA實(shí)現(xiàn)抽取濾波器比較復(fù)雜，主要是因?yàn)樵贔PGA中缺乏實(shí)現(xiàn)乘法運(yùn)算的有效結(jié)構(gòu)，現(xiàn)在，F(xiàn)PGA中集成了硬件乘法器，使FPGA在數(shù)字信號(hào)處理方面有了長(zhǎng)足的進(jìn)步。本文介紹了一種采用Xilinx公司的XC2V1000實(shí)現(xiàn)FIR抽取濾波器的設(shè)計(jì)方法。

      　　具體實(shí)現(xiàn)

      　　結(jié)構(gòu)設(shè)計(jì)

      　　基于抽取濾波器的工作原理，本文采用XC2V1000實(shí)現(xiàn)了一個(gè)抽取率為2、具有線性相位的3階FIR抽取濾波器，利用原理圖和 VHDL共同完成源文件設(shè)計(jì)。圖1是抽取濾波器的頂層原理圖。其中，clock是工作時(shí)鐘，reset是復(fù)位信號(hào)，enable是輸入數(shù)據(jù)有效信號(hào)，data_in（17:0）是輸入數(shù)據(jù)，data_out（17:0）是輸出數(shù)據(jù)，valid是輸出數(shù)據(jù)有效信號(hào)。adder18是加法器模塊，mult18是乘法器模塊，acc36是累加器模塊，signal_36to18是數(shù)據(jù)截位器模塊，fir_controller是控制器模塊?？刂破鞫〞r(shí)向加法器、乘法器和累加器發(fā)送數(shù)據(jù)或控制信號(hào)，實(shí)現(xiàn)流水線操作。

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