對自己的設(shè)計的實現(xiàn)方式越了解，對自己的設(shè)計的時序要求越了解，對目標器件的資源分布和結(jié)構(gòu)越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設(shè)計的時序約束目標就會越清晰，相應(yīng)地，設(shè)計的時序收斂過程就會更可控。

　　下文總結(jié)了幾種進行時序約束的方法。按照從易到難的順序排列如下：

　　0. 核心頻率約束

　　這是最基本的，所以標號為0。

　　1. 核心頻率約束+時序例外約束

　　時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時序約束。如果僅有這些約束的話，說明設(shè)計者的思路還局限在FPGA芯片內(nèi)部。

　　2. 核心頻率約束+時序例外約束+I/O約束

　　I/O約束包括引腳分配位置、空閑引腳驅(qū)動方式、外部走線延時（InputDelay、OutputDelay）、上下拉電阻、驅(qū)動電流強度等。加入I /O約束后的時序約束，才是完整的時序約束。FPGA作為PCB上的一個器件，是整個PCB系統(tǒng)時序收斂的一部分。FPGA作為PCB設(shè)計的 一部分，是需要PCB設(shè)計工程師像對待所有COTS器件一樣，閱讀并分析其I/O Timing Diagram的。FPGA不同于COTS器件之處在于，其I/O Timing是可以在設(shè)計后期在一定范圍內(nèi)調(diào)整的；雖然如此，最好還是在PCB設(shè)計前期給與充分的考慮并歸入設(shè)計文檔。

　　正因為FPGA的I/O Timing會在設(shè)計期間發(fā)生變化，所以準確地對其進行約束是保證設(shè)計穩(wěn)定可控的重要因素。許多在FPGA重新編譯后，F(xiàn)PGA對外部器件的操作出現(xiàn)不穩(wěn)定的問題都有可能是由此引起的。

　　3. 核心頻率約束+時序例外約束+I/O約束+Post-fit Netlist

　　引入Post-fit Netlist的過程是從一次成功的時序收斂結(jié)果開始，把特定的一組邏輯（Design Partition）在FPGA上實現(xiàn)的布局位置和布線結(jié)果（Netlist）固定下來，保證這一布局布線結(jié)果可以在新的編譯中重現(xiàn)，相應(yīng)地，這一組邏輯 的時序收斂結(jié)果也就得到了保證。這個部分保留上一次編譯結(jié)果的過程就是Incremental Compilation，保留的網(wǎng)表類型和保留的程度都可以設(shè)置，而不僅僅局限于Post-fit Netlist，從而獲得相應(yīng)的保留力度和優(yōu)化效果。由于有了EDA工具的有力支持，雖然是精確到門級的細粒度約束，設(shè)計者只須進行一系列設(shè)置操作即可， 不需要關(guān)心布局和布線的具體信息。由于精確到門級的約束內(nèi)容過于繁多，在qsf文件中保存不下，得到保留的網(wǎng)表可以以Partial Netlist的形式輸出到一個單獨的文件qxp中，配和qsf文件中的粗略配置信息一起完成增量編譯。