資料介紹
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靜電放電(ESD)在集成電路產(chǎn)業(yè)中造成的電路失效占有相當(dāng)大的比重。隨著電路的集成度增加、柵氧厚度減薄、多電源、混合信號(hào)模塊在復(fù)雜電路中的運(yùn)用、更大的芯片寄生電容和更高的工作頻率,這些都會(huì)導(dǎo)致先進(jìn)器件和電路對(duì)ESD 更加敏感。因此只有弄清楚各種工藝下ESD 現(xiàn)象的機(jī)理,ESD 防護(hù)問(wèn)題才能得到更好的解決。所以集成電路ESD 防護(hù)的研究具有重要意義。
本研究旨在提高CMOS 工藝下片上ESD 防護(hù)能力。針對(duì)多種深亞微米工藝,設(shè)計(jì)了ESD 防護(hù)器件結(jié)構(gòu),測(cè)試分析了各種結(jié)構(gòu)的ESD 防護(hù)能力
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