簡介 許多應(yīng)用都要求采用精密數(shù)據(jù)采集信號鏈以數(shù)字化模擬數(shù)據(jù)， 從而實(shí)現(xiàn)數(shù)據(jù)的精確采集和處理。精密系統(tǒng)設(shè)計師面臨越來越 大的壓力，需要找到創(chuàng)新的辦法，提高性能、降低功耗，同時 還要在小型PCB電路板上容納更高的電路密度。本文旨在討論精 密數(shù)據(jù)采集信號鏈設(shè)計中遇到的常見難點(diǎn)，探討如何運(yùn)用新一 代16位/18位、2 MSPS、精密逐次逼近寄存器(SAR) ADC解決這些難 點(diǎn)。AD4000/AD4003（16位/18位）ADC基于ADI的高級技術(shù)設(shè)計而 成，集成了多種簡單易用的特性，具有多種系統(tǒng)級優(yōu)勢，有助 于降低信號鏈功耗，降低信號鏈復(fù)雜性，提高通道密度，同時 還能提高性能水平。本文將重點(diǎn)討論數(shù)據(jù)采集子系統(tǒng)性能和設(shè) 計挑戰(zhàn)，說明該ADC系列如何在多個終端市場形成應(yīng)用級影響。 常見的信號鏈設(shè)計難點(diǎn) 圖1顯示了在構(gòu)建精密數(shù)據(jù)采集系統(tǒng)時使用的典型信號鏈。要求 精密數(shù)據(jù)采集系統(tǒng)的應(yīng)用（如自動化測試設(shè)備、機(jī)械自動化、工 業(yè)和醫(yī)療儀器儀表）呈現(xiàn)出通常被認(rèn)為在技術(shù)上相沖突的共同趨 勢。例如，系統(tǒng)設(shè)計師被迫在性能上妥協(xié)，以維持緊張的系統(tǒng)功 率預(yù)算，或者在電路板上保留較小的面積以實(shí)現(xiàn)高通道密度。這 些精密數(shù)據(jù)采集信號鏈的系統(tǒng)設(shè)計師在多個方面面臨著共同的挑 戰(zhàn)：驅(qū)動SAR ADC輸入；保護(hù)ADC輸入以使其免受過壓事件影響； 用單電源降低系統(tǒng)功耗；用低功耗微控制器和/或數(shù)字隔離器實(shí)現(xiàn) 更高的系統(tǒng)吞吐量等。 圖1. 典型的精密數(shù)據(jù)采集信號鏈 受開關(guān)電容輸入結(jié)構(gòu)影響，高分辨率精密SAR ADC的驅(qū)動一直是個 棘手的問題。系統(tǒng)設(shè)計師需要密切關(guān)注ADC驅(qū)動器數(shù)據(jù)手冊，了解 噪聲、失真、輸入/輸出電壓上裕量/下裕量、帶寬和建立時間等技 術(shù)規(guī)格。一般地，采用的高速ADC驅(qū)動器需要具備寬帶寬、低噪聲 和高功率等特征，以便在可用采集時間內(nèi)建立SAR ADC輸入的開關(guān) 電容反沖。這項(xiàng)要求會大幅減少用于驅(qū)動ADC的可用放大器選擇， 不得不在性能/功率/面積方面進(jìn)行大幅妥協(xié)。另外，選擇一款合適的RC濾波器置于驅(qū)動器與ADC輸入之間，這項(xiàng)要求又對放大器選擇 和性能構(gòu)成了進(jìn)一步的限制。ADC驅(qū)動器輸出與SAR ADC輸入之間需 要用RC濾波器來限制寬帶噪聲，減少電荷反沖的影響。一般情況 下，系統(tǒng)設(shè)計師需要花費(fèi)大量時間去評估信號鏈，確保所選ADC驅(qū) 動器和RC濾波器能切實(shí)驅(qū)動ADC，以實(shí)現(xiàn)所需性能。 在功耗敏感型應(yīng)用（如電池供電儀器儀表）中，通常需要用低壓 單電源來運(yùn)行系統(tǒng)。這雖然最大限度地降低了電路的功耗，但卻 給放大器前端帶來了上裕量和下裕量問題。這意味著，可能無法 使用ADC輸入的全部范圍，因?yàn)轵?qū)動放大器無法一直驅(qū)動到地， 也無法一直驅(qū)動到ADC輸入范圍的上限，結(jié)果會降低整個系統(tǒng)的 性能。這種情況可以通過提高電源電壓來彌補(bǔ)，但其代價是會增 加功耗，或者造成系統(tǒng)的動態(tài)范圍性能下降。 多數(shù)ADC模擬輸入（IN 和IN?）除ESD保護(hù)二極管以外沒有過壓保 護(hù)電路。在放大器電軌大于VREF且小于地的應(yīng)用中，輸出有可能 超過器件的輸入電壓范圍。在過壓事件中，兩個連接REF的模擬 輸入（IN 或IN?）引腳之間的ESD保護(hù)二極管正向偏置連接REF的輸 入引腳并使其短路，有可能使基準(zhǔn)電壓源過載，導(dǎo)致器件損毀， 或者干擾在多個ADC之間共用的基準(zhǔn)電壓源。結(jié)果就需要為ADC輸 入添加肖特基二極管一類的保護(hù)電路，避免過壓條件損害ADC。不 幸的是，肖特基二極管可能會因漏電流而增加失真及其他誤差。 精密應(yīng)用在連接ADC的處理器方面有著不同的需求。出于安全考 慮，有些應(yīng)用需要使用電氣隔離機(jī)制，并在ADC與處理器之間使 用數(shù)字隔離器來實(shí)現(xiàn)這個目的。這種處理器選擇和隔離需求對用 于連接ADC的數(shù)字接口的效率形成了限制。一般地，低端處理器/ FPGA或低功耗微控制器都擁有較低的串行時鐘速率。這可能導(dǎo)致 ADC的吞吐量低于預(yù)期，因?yàn)樵谳敵鲛D(zhuǎn)換結(jié)果之前存在較長的ADC 轉(zhuǎn)換延時。數(shù)字隔離器也可能限制在隔離柵上可以實(shí)現(xiàn)的最大串 行時鐘速率，因?yàn)楦綦x器中的傳播延遲會限制ADC吞吐量。在這些 情況下，最好使用既可實(shí)現(xiàn)更高吞吐速率，又無需大幅增加串行 時鐘速率的ADC。 AD4000/AD4003精密SAR ADC系列可以解決常見設(shè)計挑戰(zhàn) AD4000/AD4003系列是基于SAR架構(gòu)的快速、低功耗、單電源、16 位/18位精密ADC。 AD4000/AD4003精密ADC系列將高性能與簡單易用的特性獨(dú)特地結(jié) 合在一起，可以降低系統(tǒng)復(fù)雜性，簡化信號鏈BOM，并大幅縮短 上市時間（見圖2）。借助該系列，設(shè)計師可以解決精密數(shù)據(jù)采 集系統(tǒng)的系統(tǒng)級技術(shù)挑戰(zhàn)，并且無需做出重大折衷。例如，留給 用戶更長的采集時間、高輸入阻抗(Z)模式和跨度壓縮模式等特性 在AD4000/AD4003 ADC系列中的結(jié)合可以減少與ADC驅(qū)動器級設(shè)計 相關(guān)的挑戰(zhàn)，增加ADC驅(qū)動器選擇的靈活性。這樣就可以降低系統(tǒng) 總功耗，提高密度，縮短客戶設(shè)計周期。通過SPI接口寫入配置寄 存器，可以使能/禁用多數(shù)簡單易用的特性。注意，AD4000/AD4003 ADC系列與10引腳AD798x/AD769x ADC系列引腳兼容。 圖2. AD4000/AD4003 ADC的主要優(yōu)勢 AD4000/AD4003 ADC簡單易用的特性 長采集階段 AD4000/AD4003 ADC擁有更短的轉(zhuǎn)換時間290 ns，ADC會在當(dāng)前轉(zhuǎn)換 過程結(jié)束前100 ns返回采集階段。SAR ADC周期時間由轉(zhuǎn)換階段和采 集階段構(gòu)成。在轉(zhuǎn)換階段，ADC電容DAC與ADC輸入斷開，以執(zhí)行 SAR轉(zhuǎn)換。輸入在采集階段重新連接，ADC驅(qū)動器必須在下一個轉(zhuǎn) 換階段開始之前將輸入建立至正確的電壓。較長的采集階段可以 降低對驅(qū)動放大器的建立要求，并且允許較低的RC濾波器截止頻 率，這意味著可以使用噪聲較高且/或功率/帶寬較低的放大器。 可以在RC濾波器中使用較大的R值和較小的對應(yīng)C值，減少放大器 穩(wěn)定性問題，同時也不會大幅影響失真性能。較大的R值有助于在 過壓條件下保護(hù)ADC輸入；同時還能降低放大器中的動態(tài)功耗。 高輸入阻抗模式 為了達(dá)到高分辨率精密SAR ADC數(shù)據(jù)手冊中列示的最佳性能，系統(tǒng) 設(shè)計師通常不得不使用專用的高功率、高速放大器來驅(qū)動其精密 應(yīng)用中的傳統(tǒng)型開關(guān)電容SAR ADC輸入。這是在精密數(shù)據(jù)采集信 號鏈設(shè)計中經(jīng)常遇到的難點(diǎn)之一。高Z模式的優(yōu)勢在于，能在慢 速( AD4000/AD4003 ADC集成了一個高Z模式，在采集開始時，可以在 電容DAC切換回輸入時減少非線性電荷反沖。在使能高Z模式時， 電容DAC在轉(zhuǎn)換結(jié)束時充電，以保持上次采樣的電壓。這一過程 可以減少轉(zhuǎn)換過程的任何非線性電荷效應(yīng)，該效應(yīng)會影響到下次 采樣前在ADC輸入端采集的電壓。 圖3所示為AD4000/AD4003 ADC在高Z模式使能/禁用時的輸入電流。 低輸入電流使ADC比市場上現(xiàn)有的傳統(tǒng)SAR ADC更易驅(qū)動，即便是 在高Z模式禁用的情況下。如果將圖3中高Z模式禁用時的輸入電 流與上一代AD7982 ADC的輸入電流進(jìn)行比較，則會發(fā)現(xiàn)，AD4003 已經(jīng)將1 MSPS條件下的輸入電流降低了4倍。高Z模式使能時，輸 入電流進(jìn)一步降至次微安級。在輸入頻率超過100 kHz時，或者在 多路復(fù)用輸入時，應(yīng)禁用高Z模式。 借助AD4000/AD4003 ADC降低的輸入電流，就能以比傳統(tǒng)SAR高得 多的源阻抗來驅(qū)動。這意味著，RC濾波器中的電阻值可以比傳統(tǒng) SAR設(shè)計大10倍。 圖3. 在高Z使能/禁用條件下的AD4003 ADC輸入電流與輸入差分電壓 如圖4所示，AD4000/AD4003 ADC允許用帶較低截止頻率的RC濾波 器的多種低功率/帶寬精密放大器來驅(qū)動ADC，消除了使用專用高 速ADC驅(qū)動器的必要性，并且可以降低精密低帶寬應(yīng)用（信號帶 寬 圖4. 傳統(tǒng)精密信號鏈 圖5和圖6所示為AD4003 ADC的SNR和THD性能，其中，在使能/禁用 高Z及各種不同RC濾波器值的情況下，以2 MSPS的全速吞吐量驅(qū) 動AD4003 ADC時，使用的是ADA4077 (IQUIESCENT = 400 μA/放大器), ADA4084 (IQUIESCENT = 600 μA/放大器), and ADA4610 (IQUIESCENT = 1.5 mA/放大器) 精密放大器。在2.27 MHz RC帶寬和1 kHz輸入信號條件下使能 高Z時，這些放大器可實(shí)現(xiàn)96 dB至99 dB的典型SNR以及優(yōu)于–110 dB 的典型THD。在使能高Z模式時，甚至在R值大于200 Ω時，THD約改 善了10 dB。即使在超低RC濾波器截止頻率條件下，最高SNR也接 近99 dB。 在使能高Z時，ADC消耗約2 mW/MSPS的額外功耗，但這仍然顯著 低于使用ADA4807-1 一類的專用ADC驅(qū)動器時的功耗，從而可以節(jié) 省PCB電路板面積和物料成本。對于多數(shù)系統(tǒng)，前端通常會限制 信號鏈可以實(shí)現(xiàn)的整體交流/直流性能。從圖5和圖6所選的精密 放大器數(shù)據(jù)手冊中可以看出，精密放大器自身的噪聲和失真性 能在某個輸入頻率下主導(dǎo)著SNR和THD規(guī)格。然而，帶高Z模式的 AD4003 ADC可以極大地增加驅(qū)動器放大器的選擇，包括信號調(diào)理 級中使用的精密放大器，同時還可提高RC濾波器選擇的靈活性。 例如，當(dāng)AD4003 ADC的高Z使能并配合 ADA4084-2 驅(qū)動器放大器使 用一個4.42 MHz寬帶輸入濾波器時，SNR性能約為95 dB。如果用 498 kHz濾波器對ADC驅(qū)動器噪聲進(jìn)行強(qiáng)力濾波，SNR可提升3 dB， 至98 dB。AD7982 ADC在較低RC截止頻率下的SNR性能下降是因?yàn)?該ADC輸入未在較短的采集時間內(nèi)消除反沖。 圖5. 使用ADA4077、ADA4084和ADA4610精密放大器時的SNR與RC帶寬 圖6. 使用ADA4077、ADA4084和ADA4610精密放大器時的THD與RC帶寬 圖7(a)表明，系統(tǒng)設(shè)計師可以使用功率低2.5倍的ADC驅(qū)動器ADA4077 （相比ADA4807），在高Z模式禁用時，AD4003 ADC仍然能取得 約97 dB的SINAD（比AD7982 ADC高3 dB）。即使RC帶寬增加至2.9 MHz，ADA4077放大器也無法直接驅(qū)動AD7982 ADC并取得最佳性 能。如果用較低的RC帶寬截止頻率強(qiáng)力濾波，驅(qū)動器無法在可用 采集時間內(nèi)消除ADC反沖，ADC SINAD性能因而下降。在禁用或使能 高Z模式時，AD4003 ADC的開關(guān)電容反沖大幅縮減，在1 MSPS時的 采集時間長2.5倍，因此，其SINAD性能仍然大幅優(yōu)于AD7982 ADC。 在使能高Z模式時，在較低RC濾波器截止頻率下使用兩個ADC驅(qū)動 器，AD4003 ADC的SINAD性能較好，這有助于在目標(biāo)信號寬帶較低 時，消除更多來自上游信號鏈組件的寬帶噪聲。在不使能高Z模式 時，RC濾波器截止頻率與SINAD性能之前存在折衷。 圖7. 使用ADA4077和ADA4807時AD4003 ADC和AD7982 ADC放大器驅(qū)動器的比較：在禁用和使能高Z模式時的SINAD與RC帶寬(FS = 1 MSPS, fIN = 1 kHz). 跨度壓縮 AD4000/AD4003 ADC集成了一個跨度壓縮模式，對僅用一個單電源 為SAR ADC驅(qū)動器供電的系統(tǒng)非常有用。該模式可以消除ADC驅(qū)動 器對負(fù)電源的要求，同時還能維持ADC的全分辨率，減少功耗， 降低電源設(shè)計復(fù)雜程度。如圖8所示，ADC可執(zhí)行數(shù)字縮放功能， 映射從0 V至0.1 V × VREF的零電平代碼，以及從VREF至0.9 × VREF的滿量 程代碼。在減小的輸入范圍內(nèi)，AD4000/AD4003 ADC的SNR約為~1.9dB (20*log(4/5))。舉例來說，對于采用5 V單電源且典型基準(zhǔn)電壓為 4.096 V的子系統(tǒng)，滿量程輸入范圍為~0.41 V至3.69 V，為驅(qū)動放大 器提供了充足的裕量。 圖8. AD4000/AD4003 ADC跨度壓縮工作模式 過壓箝位 在放大器電軌大于VREF且小于地電壓的應(yīng)用中，輸出可以超出器 件的輸入電壓范圍。當(dāng)正輸入超過范圍時，電流通過D1流入REF （見圖9），對基準(zhǔn)電壓源形成干擾。甚至更加糟糕的是，可能將 基準(zhǔn)電壓源拉高至絕對最大基準(zhǔn)值的水平，因而可能損壞器件。 當(dāng)模擬輸入超過基準(zhǔn)電壓~400 mV時，AD4000/AD4003 ADC的內(nèi)部 箝位電路將開啟，電流將通過箝位流入地，防止輸入進(jìn)一步升高 而可能損壞器件。 圖9. AD4003 ADC等效模擬輸入電路 如圖9所示，AD4000/AD4003 ADC的內(nèi)部過壓箝位電路有一個較大的 外部電阻(REXT = 200Ω)，可以消除外部保護(hù)二極管的必要性（并由 此消除額外電路板空間的必要性）。箝位在D1之前開啟，其最大 吸電流能力為50 mA。箝位電路通過將輸入電壓箝位在安全工作 范圍中來防止器件損壞，同時避免對基準(zhǔn)電壓源造成干擾，這對 在多個ADC之間共用基準(zhǔn)電壓源的系統(tǒng)來說尤其重要。 高效數(shù)字接口 AD4000/AD4003 ADC有一個靈活的數(shù)字串行接口，有七種不同的 模式，并且具有寄存器編程能力。其Turbo模式允許用戶在ADC仍 在轉(zhuǎn)換時開始輸出上次轉(zhuǎn)換的結(jié)果，如圖10所示。短轉(zhuǎn)換時間和 Turbo模式相結(jié)合，可實(shí)現(xiàn)較低的SPI時鐘速率，簡化隔離解決方 案，降低數(shù)字隔離器的延遲要求，增加處理器選擇，包括低端處 理器/FPGA或者串行時鐘速率相對低的低功耗微控制器。例如， 運(yùn)行于1 MSPS時，AD4003 ADC可以使用比AD7982 ADC慢2.5倍的SPI 時鐘速率（25 MHz相比于66 MHz）。用戶可以寫/讀回寄存器位， 以使能AD4000/AD4003 ADC簡單易用的特性，可以在轉(zhuǎn)換結(jié)果上附 加一個6位的狀態(tài)字，實(shí)現(xiàn)診斷和寄存器讀回。串行接口規(guī)格完 全支持低至1.8 V的邏輯電平，可以在這些條件下實(shí)現(xiàn)2 MSPS全速吞吐量。使能Turbo模式時，要在2 MSPS條件下運(yùn)行AD4003 ADC， 需要的最低SCK速率為75 MHz。 圖10. AD4003 ADC的Turbo工作模式