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利用Mentor高層次綜合技術(shù)快速實(shí)現(xiàn)復(fù)雜DSP算法
摘要：為了滿足產(chǎn)品上市時(shí)間和功能豐富性的要求，越來越多的先進(jìn)設(shè)計(jì)公司開始提高設(shè)計(jì)的抽象層次進(jìn)行復(fù)雜的DSP硬件設(shè)計(jì)，從RTL級(jí)提高到C/C++，以保持產(chǎn)品的持續(xù)領(lǐng)先地位。MentorGraphics的高層次綜合工具（Catapult Synthesis）是第一個(gè)綜合標(biāo)準(zhǔn)的ANSI C++的產(chǎn)品，它可無誤地生成針對(duì)ASIC/FPGA的高質(zhì)量RTL代碼，且速度比手工編碼的快10-20倍。本文以FIR的實(shí)現(xiàn)為，利用Catapult Synthesis快速探索不同的設(shè)計(jì)架構(gòu)，快速地找到性能、面積和功耗之間折衷的最佳實(shí)現(xiàn)方案，使得真正的IP復(fù)用成為可能，并以圖表方式給出不同約束下的面積、延遲和吞吐率(36、3、1 時(shí)鐘周期)的性能，同時(shí)提供了集成的驗(yàn)證和綜合流程，極大地提高了設(shè)計(jì)效率。
關(guān)鍵詞：高層次綜合；Catapult Synthesis；驗(yàn)證；IP復(fù)用；DSP；吞吐率
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