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常用的數(shù)字電路的設(shè)計(jì)
1.分頻電路的設(shè)計(jì)提供給FPGA/CPLD芯片的時(shí)鐘的頻率都比較高，往往在幾十兆赫茲，如Altera的ED2的時(shí)鐘為27MHz，而電路系統(tǒng)的一些電路常常需要的時(shí)鐘都比較低，甚至只需要幾赫茲，所以我們?cè)?a target='_blank' class='arckwlink_none'>電路設(shè)計(jì)中，常常要用到分頻器，分頻器分有偶數(shù)分頻和奇數(shù)分頻兩種
偶數(shù)分頻器的設(shè)計(jì)
module fredevider4（clockin，clockout）; input clockin; output clockout; reg count，clockout; parameter N=1; always@（posedge clockin） begin if（count== N ） begin count 《= 0; clockout 《= ~clockout; end count 《= count +1; end endmodule
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