摘要
　　HyperLink為兩個KeyStone架構(gòu)DSP之間提供了一種高速，低延遲，引腳數(shù)量少的通信接口。HyperLink的用戶手冊已經(jīng)詳細的對其進行了描述。本文主要是為HyperLink的編程提供了一些額外的補充信息。
　　同時本文還討論了HyperLink的性能，提供了在各種操作條件下的性能測試數(shù)據(jù)。對影響HyperLink性能的一些參數(shù)進行了討論。
　　文章的最后附上對應本文的應用代碼。
　　1、HyperLink介紹
　　HyperLink為兩片DSP之間提供一種高速、低延遲，引腳數(shù)少的通信連接接口。
　　HyperLink的設計速度最高速率支持12.5Gbps，目前在大部分的KeyStone DSPs上，由于受限于SerDes和板級布線，速度接近為10Gbps.HyperLink是TI專有的外設接口。相對于用于高速Serdes接口的傳統(tǒng)的8b10b編碼方式，HyperLink減少了編碼冗余，編碼方式等效于8b9b.單片DSP為HyperLink提供4個SerDes通道，所以10Gbps的HyperLink理論吞吐率為10*4*（8/9）= 35.5Gbps= 4.44GB/s.
　　HyperLink使用了PCIE類似的內(nèi)存映射機制，但它為多核DSP提供了一些更靈活的特性。本文將會使用幾個范例來詳細解釋這一點。
　　本文還討論了HyperLink的性能，提供了在各種操作條件下的性能測試數(shù)據(jù)。對影響HyperLink性能的一些因素進行了討論。
　　2、HyperLink配置
　　本節(jié)提供了一些配置HyperLink模塊的補充信息。
　　2.1 Serdes配置
　　Serdes必須配置成期望的鏈接速度。圖1表示了輸入?yún)⒖?a href='http://www.delux-kingway.cn/tags/時鐘/' target='_blank' class='arckwlink_none'>時鐘和輸出時鐘之間的關(guān)系。
　　
　　輸入?yún)⒖紩r鐘建議限制在156.25MHz ~312.5MHz范圍內(nèi)。Serdes PLL的倍頻系數(shù)必須合理配置生成的內(nèi)部時鐘（internal clock）限制在1.5625GHz ~ 3.125GHz范圍內(nèi)。
　　最后的鏈接速度由內(nèi)部時鐘（internal clock）驅(qū)動，通過link rate配置來得到。
　　2.2 HyperLink存儲映射配置
　　HyperLink的存儲映射非常的靈活。HyperLink的用戶手冊對此作了詳細的描述。本節(jié)將用兩個例子來詳細的解釋它。圖2是第一個例子。
　　
　　圖2通過HyperLink窗口映射到遠端不同類型的存儲空間
　　在這個例子里面，DSP1的存儲空間映射到了DSP0的存儲空間窗口0x40000000~0x50000000DSP0可以訪問DSP1的所有內(nèi)存空間，包括LL2，SL2，DDR，就像訪問自己的本地的存儲空間一樣。在DSP0上，所有的Master都可以通過以0x40000000起始的Outbound窗口地址來訪問DSP1的存儲空間，但是不同master事實上可能訪問到DSP1上不同的存儲空間。原因是HyperLink發(fā)送側(cè)傳輸數(shù)據(jù)時，會將PrivID一起傳輸。接受側(cè)通過PrivID值，可以建立不同的地址映射表