資料介紹
本文轉(zhuǎn)載自: OpenFPGA微信公眾號(hào)
頭文件主要使用“文件包括”處理,所謂"文件包含"處理是一個(gè)源文件可以將另外一個(gè)源文件的全部?jī)?nèi)容包含進(jìn)來(lái),即將另外的文件包含到本文件之中。Verilog語(yǔ)言提供了`include命令用來(lái)實(shí)現(xiàn)"文件包含"的操作。
我在頭文件中定義了一個(gè)全局變量如下:
![](https://file.elecfans.com/web1/M00/DB/A9/o4YBAGAKGhWAcQBNAADLiiJWsjo502.png)
我在使用這個(gè)全局變量時(shí),始終提示找不到這個(gè)全局變量:
![](https://file.elecfans.com/web1/M00/DC/28/pIYBAGAKGlWAHj-2AAGjt7RCph4684.png)
出現(xiàn)這個(gè)問(wèn)題,主要有兩方面原因:
1、頭文件類型需要注意:
![](https://file.elecfans.com/web1/M00/DB/A9/o4YBAGAKGpKAM14qAABSlZToiuI737.png)
其中箭頭部分可以修改類型。
2、引用錯(cuò)誤:
output reg [WIDTH-1:0] LED;
上面是錯(cuò)誤的,正確如下:
output reg ['WIDTH-1:0] LED;
其中第一個(gè)引起出錯(cuò)的可能比較小,試過(guò)用其他類型(Verilog源文件類型)也不會(huì)有問(wèn)題。
關(guān)于文件包含的使用注意以下幾點(diǎn):
![](https://file.elecfans.com/web1/M00/DC/28/pIYBAGAKGuGALejNAAVWqOX643Q110.png)
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