實(shí)驗(yàn)要求

　　本次實(shí)驗(yàn)要求學(xué)生完成對CMOS集成運(yùn)算放大器電路的版圖設(shè)計(jì)及其物理驗(yàn)證。

　　設(shè)計(jì)方案對比和論證確定：

　　設(shè)計(jì)方案

　　方案一：

　　大尺寸的版圖。即所有的器件尺寸遠(yuǎn)遠(yuǎn)超過最小值，這樣在電路連接正確的基礎(chǔ)上既不用擔(dān)心版圖出錯(cuò)，又不用擔(dān)心各種距離尺寸問題。這種方案簡單易上手，而且很快就做完了，除了系統(tǒng)上的錯(cuò)誤之外就是正確的，但是這種方案在實(shí)際應(yīng)用時(shí)非常不可取，因?yàn)榇蟪叽绮粌H制作困難，而且很費(fèi)成本，所以不可取。

　　方案二：

　　小尺寸的版圖。即所有的器件尺寸基本接近最小值或者最小值的倍數(shù)，基本符合設(shè)計(jì)規(guī)則，在設(shè)計(jì)版圖時(shí)要時(shí)刻DRC，防止出錯(cuò)，這需要認(rèn)真計(jì)算尺寸，用標(biāo)尺時(shí)刻做好度量工作，因?yàn)橐粋€(gè)地方出問題很可能要出大錯(cuò)，所以這種方案能夠保證設(shè)計(jì)的版圖最符合要求，而且有可能還可以付諸于實(shí)際應(yīng)用，但是這種方案需要花很長時(shí)間來畫版圖，所以比較費(fèi)時(shí)費(fèi)力。

　　因?yàn)榍捌谠?a href='http://www.delux-kingway.cn/v/tag/2802/' target='_blank' class='arckwlink_none'>電路仿真時(shí)遇到了很多麻煩，再加上自身水平有限，所以大部分時(shí)間花在了電路測試電路的搭建上，所以后來經(jīng)過組員的討論論證，再考慮時(shí)間比較緊的緣故，我們決定采用折衷的方法，即在盡量符合設(shè)計(jì)規(guī)則的前提下，盡最大可能把版圖尺寸縮小，基本上是第一種。

　　根據(jù)電路要求手動計(jì)算各個(gè)器件的參數(shù);利用Cadence Virtuoso繪制兩級CMOS運(yùn)算放大器的原理圖，生成Symbol文件;對兩級CMOS運(yùn)算放大器進(jìn)行仿真，得到其增益，帶寬和相位裕度;對該CMOS兩級運(yùn)算放大器輸入方波信號，得到其擺率;應(yīng)用virtuoso繪制該CMOS兩級運(yùn)算放大器版圖，進(jìn)行DRC檢查，進(jìn)行LVS檢查。具體過程為：恒流源偏置電路的設(shè)計(jì)，差分放大器的設(shè)計(jì)（包括輸入對管的設(shè)計(jì)及有源負(fù)載對管的設(shè)計(jì)），第二級共源放大器的設(shè)計(jì)，緩沖級的設(shè)計(jì)考慮，溝道長度的選取，最后畫版圖。