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      電子發(fā)燒友網(wǎng)>電子資料下載>電子資料>A2O POWER處理器核心RTL

      A2O POWER處理器核心RTL

      2022-04-14 | zip | 16.68 MB | 次下載 | 免費(fèi)

      資料介紹

      授權(quán)協(xié)議 CC-BY 4.0
      開發(fā)語(yǔ)言
      操作系統(tǒng) 跨平臺(tái)
      軟件類型 開源軟件
      所屬分類 其他開源、 開源硬件

      軟件簡(jiǎn)介

      這是 A2O POWER 處理器核心 RTL 和相關(guān)的 FPGA 實(shí)現(xiàn)（使用 ADM-PCIE-9V3 FPGA）的發(fā)布。

      A2O 核心是為了優(yōu)化單線程性能而誕生的，目標(biāo)是 45nm 技術(shù)的 3+GHz。它是一個(gè) 27 FO4 的實(shí)現(xiàn)，有一個(gè)支持 1 或 2 個(gè)線程的外序管道。它完全支持使用 Book III-E 的 Power ISA 2.07。該內(nèi)核還被設(shè)計(jì)成支持 MMU 和 AXU 邏輯宏的可插拔實(shí)現(xiàn)。這包括取消 MMU 和使用 ERAT-only 模式進(jìn)行翻譯/保護(hù)。

      A2O設(shè)計(jì)是A2I的后續(xù)設(shè)計(jì)，用Verilog編寫，支持的線程數(shù)比A2I少，但每個(gè)線程的性能更高，使用了無(wú)序執(zhí)行（寄存器重命名、保留站、完成緩沖區(qū)）和存儲(chǔ)隊(duì)列。兩個(gè)核心的A2L2外部接口基本相同。

      poYBAGJWK3iAPdRiAASLj42p6bA017.png

      pYYBAGJWK3mAaCuEAANBI7gHb8c189.png

      FPGA Implementation Notes

      1. 有許多旋鈕可用于調(diào)整生成參數(shù)。很少做實(shí)驗(yàn)來(lái)測(cè)試它們是否有效，或者對(duì)面積的影響等等。
      2. 到目前為止，僅完成了單線程生成。使用中的FPGA，一個(gè)線程的利用率非常高。
      3. A2I使用clk_1x和clk_2x（對(duì)于某些特殊數(shù)組），但是A2O也使用clk_4x。這（可能還伴隨著區(qū)域擁塞）導(dǎo)致將clk_1x更改為50MHz，以減輕時(shí)序壓力（建立和保持未命中）。
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