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數(shù)十年來，低電壓差動信號 (LVDS) 一直是參考差動信號標準。自 LVDS 問世以來，每當電子系統(tǒng)設計人員需要實 現(xiàn)高數(shù)據(jù)速率、低功耗和噪聲容限數(shù)據(jù)和控制鏈路時，他們都會考慮使用 LVDS。隨著系統(tǒng)設計人員利用新型處理 器、FPGA 和 ASSP 技術，實現(xiàn)低功耗和高效 LVDS 鏈路比以往更加重要。新的處理器技術正在以更小的 CMOS 工藝幾何形狀開發(fā)，這些幾何形狀的工作核心電壓要低得多，因此支持傳統(tǒng) LVDS 接收器 I/O（高達 3.3V）的更 高 I/O（輸入/輸出）電壓電平會帶來設計挑戰(zhàn)。與新型低功耗處理器技術配合使用時，PECL 和 CML 等其他差動 I/O 標準也面臨著類似的連接挑戰(zhàn)。對于大多數(shù)應用來說，增加大型處理器或 FPGA 的總體功率耗散來支持少量 數(shù)據(jù)輸入沒有意義。
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