在以往汽車音響的系統(tǒng)設計當中， 一塊PCB上的最高時鐘頻率在30~50MHz已經算是很高了，而現(xiàn)在多數(shù)PCB的時鐘頻率超過100MHz，有的甚至達到了GHz數(shù)量級。為此，傳統(tǒng)的以網(wǎng)表驅動的串行式設計方法已經不能滿足今天的設計要求，現(xiàn)在必須采用更新的設計理念和設計方法，即將以網(wǎng)表驅動的串行的設計過程， 改變成將整個設計各環(huán)節(jié)并行考慮的一個并行過程。也就是說將以往只在PCB布局、布線階段才考慮的設計要求和約束條件， 改在原理圖設計階段就給予足夠的關注和評估，在設計初期就開始分析關鍵器件的選擇，構想關鍵網(wǎng)線的拓撲結構，端接匹配網(wǎng)絡的設定， 以及在布線開始前就充分考慮PCB的疊層結構，減免信號間的串擾方法，保證電源完整性和時序等因素。
　　本文主要介紹在汽車音響導航系統(tǒng)中使用的高速DDR200，在兼顧高速電路的基本理論和專業(yè)化設計經驗的指導下， 保證信號完整性的PCB設計方法。
　　1 什么是DDR 及其基本工作原理
　　DDR SDRAM， 習慣稱為DDR.DDR SDRAM即雙倍速率同步動態(tài)隨機存儲器。
　　DDR內存是在SDRAM 內存基礎上發(fā)展而來的。SDRAM在一個時鐘周期內只傳輸一次數(shù)據(jù)， 它是在時鐘的上升期進行數(shù)據(jù)傳輸;而DDR內存則是一個時鐘周期內傳輸兩次數(shù)據(jù)， 它能夠在時鐘的上升期和下降期各傳輸一次數(shù)據(jù)，因此稱為雙倍速率同步動態(tài)隨機存儲器。DDR內存可以在與SDRAM相同的總線頻率下達到雙倍的數(shù)據(jù)傳輸率。
　　如下圖1和圖2所示，DDR SDRAM相對SDRAM多了兩個信號： CLK# 與DQS。
　　
　　CLK# 與正常CLK時鐘相位相反， 形成差分時鐘信號。而數(shù)據(jù)的傳輸在CLK與CLK# 的交叉點進行， 即在CLK的上升與下降沿（此時正好是CLK#的上升沿）都有數(shù)據(jù)被觸發(fā)，從而實現(xiàn)雙倍速率傳輸。
　　DQS（DQ STrobe、數(shù)據(jù)選取脈沖）是DDRSDRAM中的重要功能， 主要用來在一個時鐘周期內準確的區(qū)分出每個傳輸周期，并在接收端使用DQS來讀出相應的數(shù)據(jù)DQ。
　　DQS在上升沿和下降沿都有效，與數(shù)據(jù)信號同時生成。DQS和DQ都是三態(tài)信號雙向傳輸。在讀操作時，DQS信號的邊沿在時序上與DQ 的信號邊沿處對齊， 而寫操作時，DQS信號的邊沿在時序上與DQ信號的中心處對齊。